本发明专利技术公开了一种非易失性存储器IP核的测试和验证开发系统，包括：电源模块，为该系统中的各个模块提供电源；NVM?IP核，就是待测试、待开发、待验证的对象；BIST电路，与所述NVM?IP核相连接，用于对所述NVM?IP核进行测试；上位机，其中具有测试软件，该软件控制BIST电路进行各种测试操作；FPGA芯片，与所述NVM?IP核相连接，用于对所述NVM?IP核进行开发；FPGA配置电路，与所述FPGA芯片相连接，用于FPGA数字逻辑的下载和烧写；FPGA外围电路，与所述FPGA芯片相连接，用于显示和调试。本发明专利技术NVM?IP核的测试和验证开发系统集测试、开发、验证三大功能于一体，大大加速了客户对NVM?IP核的开发、验证和应用，节省NVM?IP核客户流片的时间和费用。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域，特别是涉及非易失性存储器(NVM， Non-Volatile Memory)的测试技术、开发技术和验证技术。
技术介绍
IP 核(IP core, Intellectual Property core,知识产权核)是那些己验证的、可 重复利用的、具有某种确定功能的IC(集成电路)模块。分为软IP核、固IP核和硬IP核。软IP 核(soft IP core)是用硬件描述语言(HDL, Hardware Description Language)描述的功能块,但是并不涉及用什么具体电路和电路元件实现这些功能。软IP 核通常是以硬件描述语言源文件的形式出现。固IP核(firm IP core)除了完成软IP核所有的设计外,还完成了门电路级综合 和时序仿真等设计环节，一般以门电路级网表形式提交用户使用。硬IP核(hard IP core)则是完成了综合的功能块，已有固定的拓扑布局和具体 工艺，并已经经过工艺验证，具有可保证的性能。硬IP核一般以经过完全的布局布线的网 表形式提供。本申请中的NVM IP核采用硬IP核。NVM IP核是指内嵌有诸如FLASH、EEPROM等 NVM的IP核，这种IP核的测试通常包括模拟参数测试、内部模拟模块的TRIMMING测试、存 储单元在各种模式的数据读写测试、存储单元读写速度测试、读写寿命测试等。NVM IP核的 开发通常包括接口逻辑开发、测试逻辑开发、访问软件开发等。NVM IP核的验证通常包括功 能验证和性能验证。目前针对IP核的开发通常采用FPGA(Field Programmable Gate Array,现场可编 程逻辑门阵列)开发系统，该系统一般以FPGA作为数字逻辑开发验证的核心和载体；需要 大量外围电路和大量扩展接口。将其运用于NVM IP核则存在如下缺点1、通常采用FLASH芯片来模拟NVM IP核，FLASH芯片与实际的NVM IP核接口不 一致。必须将NVM IP核接口修改为通用的FLASH芯片接口才能进行开发。因此，这种环境 只能对除NVM IP核接口逻辑之外的数字逻辑进行验证，不能提供对NVM IP核操作正确性 的验证。2、不提供NVM IP核的专用测试环境，由于没有专用的NVM IP核，所采用的环境 如特定的电源电压条件，特定的连接特性等都是针对通用FLASH芯片的，不能进行针对NVM IP核的性能测试，如模拟参数测试、读写模式测试、读写寿命测试、读写速度测试等。3、由于不能提供NVM IP核的专用测试环境，验证用的FLASH芯片与实际NVM IP 核接口不一致，功能不一致，模拟性能参数不一致，这样的验证环境往往只能部分验证逻辑 功能，不能保证验证的完整性和正确性。
技术实现思路
本专利技术所要解决的技术问题是提供一种NVM IP核的测试和验证开发系统，该系统提供针对NVM IP核的专用测试环境、专用验证环境，可对NVM IP核进行全部项目的验证、 开发和测试。为解决上述技术问题，本专利技术NVM IP核的测试和验证开发系统包括电源模块，为该系统中的各个模块提供电源；NVM IP核，就是待测试、待开发、待验证的对象；BIST (Built-1n Self Test，内建自测)电路，与所述NVM IP核相连接，用于对所 述NVM IP核进行测试；上位机，其中具有测试软件，该软件控制BIST电路进行各种测试操作；FPGA芯片，与所述NVM IP核相连接，用于对所述NVM IP核进行开发；FPGA配置电路，与所述FPGA芯片相连接，用于FPGA数字逻辑和下载和烧写；所述 FPGA数字逻辑就是指FPGA芯片对NVM IP核的各种开发逻辑；FPGA外围电路，与所述FPGA芯片相连接，用于在BIST电路对NVM IP核进行测试 时显示NVM IP核的信号，还用于在FPGA芯片对NVM IP核运行开发逻辑时进行调试。进一步地，所述NVM IP核的测试和验证开发系统还包括USB接口电路，与所述BIST电路通过BIST串行通信线缆相连接；所述上位机与所述USB接口电路通过USB线缆相连接。所述NVM IP核的测试和验证开发系统包括两个操作通道BIST测试通道和FPGA 客户应用通道；所述BIST测试通道包括上位机及其中的测试软件、USB接口电路、BIST电路。其 中BIST电路与NVM IP核相连接。BIST电路接收测试软件的指令并进行解码，然后执行 对NVM IP核接口信号的控制，以实现读操作；任意模式、任意数据的编程操作；各种测试操 作；任一信号的单步操作。USB接口电路则实现上位机软件与BIST电路之间的通信和指令 转换。上位机软件除具有数据读写功能、显示功能外，还能发送指令，实现对NVM IP核信号 的任意控制，实现对NVM IP核的任意测试操作和调试操作。所述FPGA客户应用通道包括FPGA芯片、FPGA配置电路、FPGA外围电路，其中FPGA 芯片与NVM IP核相连接。在BIST测试通道工作时，可以通过FPGA芯片把NVM IP核的相 关接口信号引出到FPGA外围电路上进行监控，以验证这些相关信号时序的正确性。当BIST 测试通道不工作时，FPGA客户应用通道可以运行FPGA芯片烧写的客户设计逻辑，由BIST测 试通道验证其对NVM IP核操作的正确性，如数据读写的正确性可以通过BIST测试通道的 上位机中测试软件的读写来进行验证。本专利技术NVM IP核的测试和验证开发系统集测试、开发、验证三大功能于一体，大大 加速了客户对NVM IP核的开发、验证和应用，节省NVM IP核客户MPW (流片)的时间和费用。在测试方面，该系统可作为硅片(Wafer)测试机台的补充测试手段，从而减少对 测试机台资源的占用。该系统还提供了一个NVM IP核的BIST测试通道，能完成NVM IP核 的各种功能测试。在开发方面，该系统提供了一个NVM IP核的FPGA客户应用通道(即FPGA开发通 道)，能通过FPGA芯片实现对NVM IP核的开发。在验证方面，该系统提供了一种NVM IP核的验证手段，FPGA客户应用通道的时序可以与BIST测试通道产生的时序进行比较。一方面客户设计的逻辑通过FPGA客户应用通 道写入NVM IP核的数据，可以通过BIST测试通道进行读取、显示、存储。另一方面还能通 过BIST测试通道将数据进入NVMIP核，而通过FPGA客户应用通道进行读操作，验证客户的 读操作。附图说明图1是本专利技术NVM IP核的测试和验证开发系统的示意图。图中附图标记说明I为印刷电路板(PCB) ; 10为电源模块;11为NVM IP核；12为BIST电路；13为上 位机；130为测试软件；14为FPGA芯片；15为FPGA配置电路；16为FPGA外围电路；17为 USB接口电路；171为BIST串行通信线缆；172为USB线缆。具体实施方式本专利技术NVM IP核的测试和验证开发系统的一个实施例如图1所示，包括电源模块10，为该系统中的各个模块提供电源；NVM IP核11，就是待测试、待开发、待验证的对象；BIST电路12，与所述NVM IP核11相连接，用于对所述NVM IP核11进行测试；上位机13，其中具有测试软件130，该软件本文档来自技高网...
【技术保护点】
一种非易失性存储器IP核的测试和验证开发系统，其特征是，包括：电源模块，为该系统中的各个模块提供电源；NVM?IP核，就是待测试、待开发、待验证的对象；BIST电路，与所述NVM?IP核相连接，用于对所述NVM?IP核进行测试；上位机，其中具有测试软件，该软件控制BIST电路进行各种测试操作；FPGA芯片，与所述NVM?IP核相连接，用于对所述NVM?IP核进行开发；FPGA配置电路，与所述FPGA芯片相连接，用于FPGA数字逻辑的下载和烧写；FPGA外围电路，与所述FPGA芯片相连接，用于在BIST电路对NVM?IP核进行测试时显示NVM?IP核的信号，还用于在FPGA芯片对NVM?IP核运行FPGA数字逻辑时进行调试。
【技术特征摘要】
【专利技术属性】
技术研发人员：雷冬梅，赵锋，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：
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