沟槽型栅极及制造方法技术

本发明专利技术公开了一种沟槽型栅极，其是在传统的屏蔽栅处通过离子注入形成一个PN结，以获得更低的栅极电容，实现器件开关速度的提高和损耗的降低。本发明专利技术还公开了所述沟槽型栅极的制造方法。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别是指一种MOSFET的沟槽型栅极，本专利技术还涉及所述沟槽型栅极的制造方法。
技术介绍
沟槽型功率MOSFET器件具有集成度高、导通电阻低、开关速度快、开关损耗小等特点，几乎在低压和高压领域全面替代平面型功率MOS器件，成为应用的主流。由于应用领域的广泛及设备性能的不断提升，目前对功率MOS器件的开关速度要求也越来越高，普通的沟槽式功率MOS器件逐渐显露出性能不足的缺陷。影响开关速度的主要原因是栅极与源极及栅极与漏极之间的寄生电容。传统的沟槽型MOSFET是利用栅氧化层将多晶硅栅极分成两个部分:栅极导电多晶硅及屏蔽栅，这样就相当于在栅漏电容上串接了一个Cox。如图1所示，沟槽17中栅极导电多晶硅18与屏蔽栅16之间有第二栅氧化层14隔开，屏蔽栅16则被较厚的第一栅氧化层13包围。其制造工艺一般为在外延上刻蚀沟槽，然后淀积较厚的一层栅氧化层，再淀积屏蔽栅多晶硅并回刻，接着湿法去除沟槽上部的栅氧化层后再生长一层稍薄的栅氧化层，淀积栅极导电多晶硅并回刻完成。通过这样的方法可以减小栅极电容，在一定程度上改善器件的开关速度，但是在一些要求较高的场合，仍然需要开关速度和频率特性更好的器件。
技术实现思路
本专利技术所要解决的技术问题是提供一种适用于MOSFET的沟槽型栅极结构，使栅极电容进一步降低。本专利技术所要解决的另一技术问题是提供所述的沟槽型栅极的制造工艺方法。为解决上述问题，本专利技术所述的沟槽型栅极，包含栅极导电多晶硅及屏蔽栅多晶硅，其中:在沟槽内壁下部及底部具有第一栅氧化层，第一栅氧化层半包裹屏蔽栅多晶硅，屏蔽栅多晶硅分为两层，包含位于下部的P型多晶硅，以及位于P型多晶硅之上的N型多晶硅，两层多晶硅互相接触形成PN结。在N型多晶硅之上及沟槽内壁上部具有第二栅氧化层，第二栅氧化层半包裹N型栅极导电多晶硅，将N型栅极导电多晶硅和屏蔽栅多晶硅隔离。为解决上述问题，本专利技术所述的沟槽型栅极的制造工艺方法，包含如下步骤:第I步，在沟槽中生长第一栅氧化层。第2步，在沟槽中沉积P型多晶硅并进行回刻。第3步，对P型多晶硅进行N型离子注入，使其上部转型为N型。第4步，对第一栅氧化层进行湿法刻蚀的回刻，去除掉N型多晶硅上方的第一栅氧化层。第5步，沟槽内生长第二栅氧化层。第6步，沟槽内沉积填充N型多晶硅，并进行回刻。较佳地,所述第I步中，生长的第一栅氧化层的厚度为500?2000A。较佳地，所述第2步中，沉积的P型多晶硅浓度范围为IxlO13?lX102°cm_3，P型多晶硅回刻至其表面距沟槽顶部的距离不小于0.8 μ m。较佳地，所述第3步中，N型离子注入的杂质为砷，注入能量小于40KeV，注入剂量为 IxlO9 ?IxlO16Cm 2。较佳地,所述第5步中，生长的第二栅氧化层的厚度为250?500A,,较佳地，所述第6步中，对N型多晶硅回刻至多晶硅表面距沟槽顶部的距离小于1500A。本专利技术所述的，是在普通屏蔽栅中只增加一次离子注入额外形成一层反型的多晶硅，和原屏蔽多晶硅构成一个PN结电容，使栅极相当于再串接一个PN结电容，由电容的串联效应，进一步降低器件的栅极电容，使采用本沟槽栅的器件具有更好的开关速度和频率特性。【附图说明】图1是普通沟槽型栅极结构示意图；图2是本专利技术沟槽型栅极结构示意图；图3是第I步第一栅氧化层淀积完成图；图4是第2步P型多晶娃淀积及回刻完成图；图5是第3步N型离子注入完成示意图；图6是第4步湿法刻蚀去除屏蔽栅多晶硅上方的第一栅氧化层后的示意图；图7是第5步屏蔽栅多晶硅上方的沟槽内生长第二栅氧化层的示意图；图8是第6步棚极导电多晶娃淀积及回刻工艺不意图；图9是本专利技术沟槽填充工艺流程图。附图标记说明7、17是沟槽，3、13是第一栅氧化层，4、14是第二栅氧化层，16是屏蔽栅多晶硅，8、18是栅极导电多晶娃，5是P型多晶娃,6是N型多晶娃，dl是第一栅氧化层厚度，hi是P型多晶硅距沟槽顶部的距离，d2是第二栅氧化层的厚度，h2是栅极导电多晶硅回刻后其表面距沟槽顶部的距离，C1 ox、Cox+Cd、Cl、C2、C3是等效电容。【具体实施方式】本专利技术所述的沟槽型栅极，其结构结合附图2说明如下:在沟槽7内壁下部及底部具有第一栅氧化层3，第一栅氧化层3半包裹屏蔽栅多晶硅，屏蔽栅多晶硅分为两层，包含位于下部的P型多晶硅5，以及位于P型多晶硅之上的N型多晶娃6,两层多晶娃互相接触形成PN结。在N型多晶硅6之上及沟槽7内壁上部具有第二栅氧化层4，第二栅氧化层4半包裹位于沟槽7内上部的N型栅极导电多晶娃8。本专利技术所述的沟槽型栅极的制造方法，现以30V工作电压的沟槽栅为例说明如下:第I步，在沟槽7中生长一层第一栅氧化层3，厚度dl为I5OOA15如图3所示。第2步，如图4所示，在沟槽7中沉积P型多晶硅5并进行回刻。沉积的P型多晶硅5浓度范围为lX1018cm_3，P型多晶硅5回刻至其表面距沟槽顶部的距离hi不小于0.8 μ m。第3步，对P型多晶硅5进行N型离子注入，使P型多晶硅5的上层转型为N型多晶娃6,原下部的P型多晶娃5与离子注入形成的N型多晶娃6形成一个PN结。如图5所示。N型离子注入的杂质为砷，注入能量小于40KeV，注入剂量为lxl014cm_2。第4步，对第一栅氧化层3进行回刻，使用湿法刻蚀去除掉N型多晶硅6上方的第一栅氧化层3。如图6所示。第5步，沟槽7内生长第二栅氧化层4，生长的第二栅氧化层4的厚度d2为450A。如图7所示。第6步，沟槽内沉积填充N型多晶硅，并进行回刻。对N型多晶硅回刻至多晶硅表面距沟槽顶部的距离h2小于1500A沟槽型栅极制作完成。如图8所示。以上即为本专利技术所述的沟槽型栅极的制造方法，其中屏蔽栅多晶硅为浮空栅，即P型多晶硅和N型多晶硅不需外接即可。图2中所示的Cl、C2、C3为等效电容，Cl为屏蔽栅多晶硅和栅极导电多晶硅与第一栅氧化层之间构成的等效电容Cox, C2是屏蔽栅N型多晶硅6与P型多晶硅5所构成的PN结等效电容Cpn，C3是第一栅氧化层和漏端的串接等效电容Cox+Cd。由C1、C2、C3的串接效果，进一步降低了沟槽型栅极的栅极电容，提高了器件的开关速度，频率特性也得到提高。以上仅为本专利技术的优选实施例，并不用于限定本专利技术。对于本领域的技术人员来说，本专利技术可以有各种更改和变化。凡在本专利技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种沟槽型栅极，沟槽内包含栅极导电多晶硅及屏蔽栅多晶硅，其特征在于：在沟槽内壁下部及底部具有第一栅氧化层，第一栅氧化层半包裹屏蔽栅多晶硅，屏蔽栅多晶硅分为两层，包含位于下部的P型多晶硅，以及位于P型多晶硅之上的N型多晶硅，两层多晶硅互相接触形成PN结；在N型多晶硅之上及沟槽内壁上部具有第二栅氧化层，第二栅氧化层半包裹N型栅极导电多晶硅，将N型栅极导电多晶硅和屏蔽栅多晶硅隔离。

【技术特征摘要】
1.一种沟槽型栅极，沟槽内包含栅极导电多晶硅及屏蔽栅多晶硅，其特征在于: 在沟槽内壁下部及底部具有第一栅氧化层，第一栅氧化层半包裹屏蔽栅多晶硅，屏蔽栅多晶硅分为两层，包含位于下部的P型多晶硅，以及位于P型多晶硅之上的N型多晶硅，两层多晶硅互相接触形成PN结； 在N型多晶硅之上及沟槽内壁上部具有第二栅氧化层，第二栅氧化层半包裹N型栅极导电多晶硅，将N型栅极导电多晶硅和屏蔽栅多晶硅隔离。2.如权利要求1所述的沟槽型栅极的制造方法，其特征在于，包含如下步骤: 第I步，在沟槽中生长第一栅氧化层； 第2步，在沟槽中沉积P型多晶硅并进行回刻； 第3步，对P型多晶硅进行N型离子注入，使其上部转型为N型； 第4步，对第一栅氧化层进行回刻，去除掉N型多晶硅上方的第一栅氧化层； 第5步，沟槽内生长第二栅氧化层； 第6步，沟槽内沉积填充...

【专利技术属性】
技术研发人员：柯行飞，李江华，张朝阳，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：