本发明专利技术提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括第一单端口(SP)SRAM宏和第二SP SRAM宏。第一宏包括第一外围电路和多个第一SRAM单元。第二宏包括第二外围电路和多个第二SRAM单元。另外，多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，写入辅助电路被配置为辅助多个第一SRAM单元中的每个单元的写入周期能力。另外，多个第二SRAM单元中的每个单元都不包括写入辅助电路。本发明专利技术还提供了制造存储器芯片的布局设计。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路器件，更具体地，涉及存储器芯片和用于制造存储器芯片的布局设计。
技术介绍
半导体集成电路(1C)产业已经生产了多种多样的数字器件以解决许多不同领域中的问题。这些数字器件中的一些电连接至用于储存数字数据的静态随机存取存储(SRAM)器件。随着1C变得更小和更复杂，串扰效应和布线电阻进一步影响1C性能。
技术实现思路
为了解决现有技术中的问题，本专利技术提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括:第一单端口(SP) SRAM宏,其中,所述第一宏包括:第一外围电路,和多个第一 SRAM单元，其中，所述多个第一 SRAM单元中的每个单元都包括:第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；其中每个反相器都包括:P-型单FinFET晶体管(PU) ;N_型单FinFET晶体管(PD);第一通道栅(PG)晶体管；第二 PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，所述形状是矩形单元形状，其中，所述第一形状包括:第一 X-节距(XI)，和第一 Y-节距(Y1);第二 SP SRAM宏，其中，所述第二 SP SPAM宏包括:第二外围电路，和多个第二 SRAM单元，其中，所述多个第二 SRAM单元中的每个单元都包括:第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；其中，每个反相器都包括:P-型单FinFET晶体管(PU)，和N-型(PD)晶体管，其中，所述晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管，和第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，所述形状是矩形单元形状，其中，所述第二形状包括:第二 X-节距(X2)，和第二 Y-节距(Y2);其中，所述多个第一 SRAM单元中的每个单元都电连接至写入辅助电路，其中，所述写入辅助电路被配置为辅助所述多个第一SRAM单元中的每个单元的写入周期能力；其中，所述多个第二 SRAM单元中的每个单元都不包括写入辅助电路；以及其中，XI与Y1的长度比基本上大于2，Y1与Y2的尺寸比基本上相同，而Χ2与XI的长度比基本上大于1.15。在上述嵌入式SRAM芯片中，其中，Χ2与Υ1的单元节距比基本上等于2.8 ;以及X2与XI的长度比基本上等于1.235。在上述嵌入式SRAM芯片中，其中，所述写入辅助电路包括负电压发生器，所述负电压发生器电连接至所述多个第一 SARM单元的每个单元的所述位线和所述位线条；其中，在所述嵌入式SRAM芯片的写入周期期间，所述位线被放电至逻辑低压态，而所述位线条被预充电至逻辑高压态；以及所述负电压发生器被配置为当启用所述负电压发生器时将位线电压降低至低于所述低压态。在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括:第一金属层；和第二金属层，其中，所述第二金属层位于所述第一金属层之上；其中，所述多个第一 SRAM单元的每个单元都还包括:第一 CVdd线；第一 CVss线；第二 CVss线；第一位线；第一位线条，其中，所述第一 CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一 CVss线、所述第二 CVss线和所述第一字线都位于所述第二金属层处；其中，所述多个第二 SRAM单元的每个单元都还包括:第二 CVdd线；第三CVss线；第四CVss线；第二位线；第二位线条，其中，所述第二 CVdd线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第三CVss线、所述第四CVss线和所述第二字线均位于所述第二金属层处。在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片还包括:第三金属层，其中，所述第三金属层位于所述第二金属层之上，并且其中，所述多个第二 SRAM单元的每个单元都还包括第三字线，其中，所述第二字线电连接至所述第三字线。在上述嵌入式SRAM芯片中，其中，所述嵌入式SRAM芯片，还包括:第一金属层；以及第二金属层，其中，所述第二金属层位于所述第一金属层之上；其中，所述多个第一 SRAM单元中的每个单元都还包括:第一 CVdd线；第一 CVss线；第二 CVss线；第一位线；第一位线条，其中，所述第一 CVdd线、所述第一位线和所述第一位线条都位于所述第一金属层处，以及第一字线，其中，所述第一 CVss线、所述第二 CVss线和所述第一字线都位于所述第二金属层处；其中，所述多个第二 SRAM单元的每个单元都还包括:第二 CVdd线；第三CVss线；第四CVss线；第五CVSS线，所述第五CVSS线相对于单元边界设置并且与相邻的单元共享，其中，所述单元边界位于两个相邻的单元之间；第二位线；第二位线条，其中，所述第二CVdd线、所述第三CVss线、所述第四CVss线、所述第二位线和所述第二位线条均位于所述第一金属层处；以及第二字线，其中，所述第五CVss线和所述第二字线均位于所述第二金属层处。在上述嵌入式SRAM芯片中，其中，所述写入辅助电路包括与所述单元CVdd线连接的基于列的电压控制电路；其中，在选择的存储单元的写入操作期间，所述电压控制电路被配置为将所述选择的单元的CVdd线的电压降低预定的电压，其中，所述预定的电压在50毫伏(mV)至600mV的范围内。在上述嵌入式SRAM芯片中，其中，所述电压控制电路包括:一个电压输入节点，其中，所述电压输入节点电连接至SRAM外围Vdd电源线；一个电压输出节点，其中，所述电压节点电连接至一条CVdd线；以及一个使能输入节点，其中，所述使能输入节点包括:写入周期，其中，所述电压输出节点被配置为提供比输入电压低的电压；以及读取周期，其中，所述电压输出节点被配置为提供与所述输入电压基本上相等的电压或被配置为提供比所述输入电压高的电压。在上述嵌入式SRAM芯片中，其中，所述多个第一 SRAM单元的每个单元的晶体管都包括第一沟道宽度，以及所述多个第二 SRAM单元的每个单元的ro晶体管都包括第二沟道宽度，其中，所述第一沟道宽度比所述第二沟道宽度宽至少10 %。在上述嵌入式SRAM芯片中，其中，所述第一外围电路包括:第一写入驱动器；第一感测放大器；和写入辅助电路，以及，其中，所述第二外围电路包括:第二写入驱动器；以及第二感测放大器。根据本专利技术的另一个方面，提供了一种嵌入式同步随机存取存储器(SRAM)芯片，包括:第一单端口(SP) SRAM宏,其中,所述第一宏包括:第一外围电路，和多个第一 SRAM单元，其中，所述多个第一 SRAM单元的每个单元都包括:第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；其中每个反相器都包括:P-型单FinFET晶体管(PU) ;N_型单FinFET晶体管(PD);第一通道栅(PG)晶体管；第二 PG晶体管，其中，每个PG晶体管都是N-型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；第一形状，包括:第一 X-节距(XI)，和第本文档来自技高网...
【技术保护点】
一种嵌入式同步随机存取存储器(SRAM)芯片，包括：第一单端口(SP)SRAM宏，其中，所述第一宏包括：第一外围电路，和多个第一SRAM单元，其中，所述多个第一SRAM单元中的每个单元都包括：第一交叉耦合反相器，包括数据储存节点，和第二交叉耦合反相器，包括数据条储存节点；其中每个反相器都包括：P‑型单FinFET晶体管(PU)；N‑型单FinFET晶体管(PD)；第一通道栅(PG)晶体管；第二PG晶体管，其中，每个PG晶体管都是N‑型单FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，所述形状是矩形单元形状，其中，所述第一形状包括：第一X‑节距(X1)，和第一Y‑节距(Y1)；第二SP SRAM宏，其中，所述第二SP SPAM宏包括：第二外围电路，和多个第二SRAM单元，其中，所述多个第二SRAM单元中的每个单元都包括：第三交叉耦合反相器，包括数据储存节点；和第四交叉耦合反相器，包括数据条储存节点；其中，每个反相器都包括：P‑型单FinFET晶体管(PU)，和N‑型(PD)晶体管，其中，所述PD晶体管包括至少两个以并联结构电连接的FinFET晶体管；第三PG晶体管，和第四PG晶体管，其中，所述第三PG晶体管和所述第四PG晶体管中的每个均包括至少两个以并联结构电连接的FinFET晶体管；CVdd线；CVss线；位线；位线条；字线；形状，所述形状是矩形单元形状，其中，所述第二形状包括：第二X‑节距(X2)，和第二Y‑节距(Y2)；其中，所述多个第一SRAM单元中的每个单元都电连接至写入辅助电路，其中，所述写入辅助电路被配置为辅助所述多个第一SRAM单元中的每个单元的写入周期能力；其中，所述多个第二SRAM单元中的每个单元都不包括写入辅助电路；以及其中，X1与Y1的长度比基本上大于2，Y1与Y2的尺寸比基本上相同，而X2与X1的长度比基本上大于1.15。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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