用于非易失性存储器器件的行解码器以及相关方法技术

本公开涉及用于非易失性存储器器件的行解码器以及相关方法。一种集成电路，包括相变存储器(PCM)单元的阵列、耦合至PCM单元的阵列的多个字线以及耦合至多个字线的行解码器电路。行解码器电路包括第一低压逻辑门和耦合至第一低压逻辑门的第一高压电平移位器。行解码器电路还包括第二低压逻辑门、耦合至第二低压逻辑门的第二高压电平移位器以及耦合至第二低压逻辑门的第一低压逻辑电路。另外，行解码器电路包括耦合至第二低压逻辑门的第二低压逻辑电路以及具有耦合至第一和第二低压逻辑门的输出的输入和耦合至所选择的字线的输出的低压字线驱动器。

Row decoder for nonvolatile memory device and related method

The present disclosure relates to line decoders for nonvolatile memory devices, and related methods. An integrated circuit includes an array of phase change memory (PCM) units, a plurality of word lines coupled to an array of PCM units, and a row decoder circuit coupled to a plurality of word lines. The row decoder circuit includes a first low voltage logic gate and a first high voltage level shifter coupled to the first low voltage logic gate. The line decoder circuit also includes a second low voltage logic gate, a second high voltage shifter coupled to the second low voltage logic gate, and a first low voltage logic circuit coupled to the second low-voltage logic gate. In addition, low voltage word line driver output second low-voltage logic circuit is coupled to the row decoder circuit includes second low voltage logic gate and a word line input and output is coupled to the first and second low voltage logic gates and coupled to the choice of the.

【技术实现步骤摘要】
用于非易失性存储器器件的行解码器以及相关方法
本专利技术涉及存储器领域，并且更特别地涉及用于非易失性存储器器件的行解码器和相关方法。
技术介绍
非易失性相变存储器(PCM)包含具有在具有不同电特性的相位之间切换的能力的材料。例如，这些材料可以在无序非晶相与有序结晶相或多晶相之间切换，并且两个相位与明显不同的值的电阻率相关联并且因此与存储数据的不同值相关联。例如，被称为硫属化物或氧属化物的周期表的第六族中的元素、诸如碲(Te)、硒(Se)或锑(Sb)可以有利地用于相变存储器单元。特别地，由锗(Ge)、锑(Sb)和碲(Te)制成的被称为GST的合金(具有化学组成Ge2Sb2Te5)当前广泛地用在这些存储器单元中。相变可以通过设置成与氧属化物材料的相应区域接触的电阻电极通过局部增加氧属化物材料的单元的温度来获得。访问器件、例如金属氧化物半导体场效应晶体管(MOSFET)连接至加热器并且使得电编程电流能够选择性地流动通过相应的加热器。这一电流通过焦耳效应生成用于相变的温度。特别地，当氧属化物材料处于非晶状态时，通过高的电阻率(“RESET”状态)，施加某个持续时间和幅度的电流/电压脉冲(或者本文档来自技高网...

【技术保护点】
一种集成电路，包括：相变存储器(PCM)单元的阵列；多个字线，耦合至所述PCM单元的阵列；以及行解码器电路，耦合至所述多个字线，所述行解码器电路包括：第一低压逻辑门，第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压，第二低压逻辑门，第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出，第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，以及低压字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。

【技术特征摘要】
2015.12.16 US 14/971,4031.一种集成电路，包括：相变存储器(PCM)单元的阵列；多个字线，耦合至所述PCM单元的阵列；以及行解码器电路，耦合至所述多个字线，所述行解码器电路包括：第一低压逻辑门，第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压，第二低压逻辑门，第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出，第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，以及低压字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。2.根据权利要求1所述的集成电路，其中所述第一低压逻辑门和所述第二低压逻辑门均包括NAND门。3.根据权利要求1所述的集成电路，其中所述行解码器电路被配置成分别在读取操作和修改操作期间交替地启用第一低压路径和第二高压路径。4.根据权利要求1所述的集成电路，其中所述第一低压电路包括：第三低压逻辑门，被配置成接收预解码的逻辑信号；第一反相器，具有耦合至所述第三低压逻辑门的输出的输入；第二反相器，耦合至所述第一反相器的输出并且具有耦合至所述字线驱动器的输出；以及第三反相器，具有耦合至所述第三低压逻辑门的输出的输入并且具有耦合至所述第二低压逻辑门的输入的输出。5.根据权利要求1所述的集成电路，其中所述第二低压电路包括：第四低压逻辑门，被配置成接收所述预解码的逻辑信号；第四反相器，具有耦合至所述第四低压逻辑门的输出的输入；第五反相器，耦合至所述第四反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及第六反相器，具有耦合至所述第四低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。6.根据权利要求5所述的集成电路，其中所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的栅极端子和所述第一NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第一PMOS晶体管的漏极端子和所述第一NMOS晶体管的漏极端子一起耦合至所述第二反相器的输入。7.根据权利要求6所述的集成电路，其中所述第二反相器包括第二PMOS晶体管和第三NMOS晶体管，所述第二PMOS晶体管的栅极端子和所述第三NMOS晶体管的栅极端子一起耦合至所述第一反相器的输出并且所述第二PMOS晶体管的漏极端子和所述第三NMOS晶体管的漏极端子耦合在一起。8.根据权利要求7所述的集成电路，其中所述第三反相器包括第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管的栅极端子和所述第四NMOS晶体管的栅极端子一起耦合至所述第三低压逻辑门的输出并且所述第四PMOS晶体管的漏极端子和所述第四NMOS晶体管的漏极端子耦合在一起。9.根据权利要求5所述的集成电路，其中所述第四反相器包括第五PMOS晶体管和第六NMOS晶体管，所述第五PMOS晶体管的栅极端子和所述第六NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第五PMOS晶体管的漏极端子和所述第六NMOS晶体管的漏极端子一起耦合至所述第五反相器的输入。10.根据权利要求9所述的集成电路，其中所述第五反相器包括第六PMOS晶体管和第八NMOS晶体管，所述第六PMOS晶体管的栅极端子和所述第八NMOS晶体管的栅极端子一起耦合至所述第四反...

【专利技术属性】
技术研发人员：M·帕索蒂，V·拉纳，
申请(专利权)人：意法半导体股份有限公司，意法半导体国际有限公司，
类型：发明
国别省市：意大利,IT