用于非易失性存储器器件的行解码器以及相关方法技术

本公开涉及用于非易失性存储器器件的行解码器以及相关方法。一种集成电路，包括相变存储器(PCM)单元的阵列、耦合至PCM单元的阵列的多个字线以及耦合至多个字线的行解码器电路。行解码器电路包括第一低压逻辑门和耦合至第一低压逻辑门的第一高压电平移位器。行解码器电路还包括第二低压逻辑门、耦合至第二低压逻辑门的第二高压电平移位器以及耦合至第二低压逻辑门的第一低压逻辑电路。另外，行解码器电路包括耦合至第二低压逻辑门的第二低压逻辑电路以及具有耦合至第一和第二低压逻辑门的输出的输入和耦合至所选择的字线的输出的低压字线驱动器。

Row decoder for nonvolatile memory device and related method

The present disclosure relates to line decoders for nonvolatile memory devices, and related methods. An integrated circuit includes an array of phase change memory (PCM) units, a plurality of word lines coupled to an array of PCM units, and a row decoder circuit coupled to a plurality of word lines. The row decoder circuit includes a first low voltage logic gate and a first high voltage level shifter coupled to the first low voltage logic gate. The line decoder circuit also includes a second low voltage logic gate, a second high voltage shifter coupled to the second low voltage logic gate, and a first low voltage logic circuit coupled to the second low-voltage logic gate. In addition, low voltage word line driver output second low-voltage logic circuit is coupled to the row decoder circuit includes second low voltage logic gate and a word line input and output is coupled to the first and second low voltage logic gates and coupled to the choice of the.

【技术实现步骤摘要】
用于非易失性存储器器件的行解码器以及相关方法
本专利技术涉及存储器领域，并且更特别地涉及用于非易失性存储器器件的行解码器和相关方法。
技术介绍
非易失性相变存储器(PCM)包含具有在具有不同电特性的相位之间切换的能力的材料。例如，这些材料可以在无序非晶相与有序结晶相或多晶相之间切换，并且两个相位与明显不同的值的电阻率相关联并且因此与存储数据的不同值相关联。例如，被称为硫属化物或氧属化物的周期表的第六族中的元素、诸如碲(Te)、硒(Se)或锑(Sb)可以有利地用于相变存储器单元。特别地，由锗(Ge)、锑(Sb)和碲(Te)制成的被称为GST的合金(具有化学组成Ge2Sb2Te5)当前广泛地用在这些存储器单元中。相变可以通过设置成与氧属化物材料的相应区域接触的电阻电极通过局部增加氧属化物材料的单元的温度来获得。访问器件、例如金属氧化物半导体场效应晶体管(MOSFET)连接至加热器并且使得电编程电流能够选择性地流动通过相应的加热器。这一电流通过焦耳效应生成用于相变的温度。特别地，当氧属化物材料处于非晶状态时，通过高的电阻率(“RESET”状态)，施加某个持续时间和幅度的电流/电压脉冲(或者适当数目的电流/电压脉冲)以使得氧属化物材料能够缓慢冷却。经过这一处理，氧属化物材料的状态发生改变并且从高电阻率状态切换至低电阻率状态(“SET”状态)。当氧属化物材料处于SET状态时，施加某个适当持续时间和高幅度的电流/电压脉冲以引起氧属化物材料返回高电阻率非晶状态。在读取期间，通过施加足够低以不会引起相变的电压以及通过读取在存储器单元中流动的电流的值来检测氧属化物材料的状态。由于电流与氧属化物材料的电导率成比例，所以可以确定材料的状态，并且因此也可以确定存储器单元中存储的数据。通常，PCM具有优点，其包括高的可扩展性和读取速度以及低的电流消耗和高的效率。非易失性PCM器件通常包括具有以行(字线—WL)和列(位线—BL)组织的存储器单元的存储器阵列。每个存储器单元包括存储元件以及在相应位线BL与参考电势端子(例如接地GND)之间串联连接的访问元件。特别地，字线WL由沿着同一行对准的访问元件的全部控制端子的集合来定义。存储元件包括相变材料，例如硫属化物，并且能够存储与材料呈现的各种相位相关联的电阻水平形式的数据。访问元件可以包括N沟道互补金属氧化物半导体(CMOS)晶体管，N沟道CMOS晶体管的栅极端子连接至相应字线WL，其漏极端子连接至存储元件，并且其源极端子连接至参考电势端子。访问元件被控制和偏置成在被选择时使得读取/编程(修改)驱动电流能够流动通过存储元件，从而在相应读取/编程操作期间具有适当的值。列解码器和行解码器实现了在每次寻址时基于在存储器单元的输入处、并且特别地是对应字线WL和位线BL的输入处接收的地址信号进行选择，以使得能够将其偏置到适当的电压和电流值。列解码器另外有利地被配置成在每次被选择时在内部定义朝着存储器阵列的位线BL的两个不同的路径。例如，一个路径是读取路径，其用于在所选择的位线BL与感测放大器级之间选择性地产生传导路径以将寻址的存储器单元中循环的电流与参考电流相比较从而确定所存储的数据。第二路径是编程路径，其用于在所选择的位线BL与驱动级之间选择性地产生传导路径，其被配置成供应高电流用于在SET和RESET状态下在编程操作期间生成状态变化。在PCM的特定情况下，还已知，与编程操作相比，读取操作使用较低的值用于向字线施加的偏置电压，以使得期望的电流能够通过存储元件，尤其是在使用MOS类型的选择器晶体管时。例如，可以在读取期间使用1.2V的值以及在编程期间使用2.8V的值。在这点上，存储器器件利用两个内部可用的电源电压工作。这包括第一电源电压Vdd和第二电源电压Vcc，Vdd具有大致在1.08V到1.32V之间的逻辑值，例如为1.2V，Vcc具有更高的值，通常在3V到3.6V之间。在存储器器件内，另外通过例如电平移位器级生成中间电压，其用于存储器单元的编程操作。现在参考图1描述现有的行解码器20的示例，其中解码信号耦合至NAND(与非)门21的输入。NAND门21的输出通过NMOS开关22被施加给高压反相器23的输入。反相器23的输出作为反馈通过PMOS开关24被提供给反相器的输入，以迫使反相器23的输入变为全正(fullpositive)电压并且避免通过反相器的静态电流消耗。另外，反相器的输出被施加给字线WL驱动器电路装置的输入，WL驱动器电路装置进一步驱动存储器阵列中的字线WL。现在参考图2描述现有的预解码器级30的示例，其包括数字逻辑31以及用于将低压信号转化为高压信号的两个电平移位器32、33。参考图3阐释现有的行解码器40。例如，预解码级包括高压电平移位器32、33和高压逻辑41、42。预解码级的输出被施加给高压NAND门43的输入，其还进一步驱动高压字线WL驱动器44。特别地，电路装置40包括高压晶体管，因为高压在编程操作中被传递到字线WL上。由于行解码器(包括预解码器和字线WL驱动器)中高压晶体管的使用，字线WL的快速充电可能由于高压晶体管的较低的跨导而受到影响。因此，读取操作访问定时也可能受到影响。另外，高压晶体管大于低压晶体管并且使用更多面积。虽然以低压执行读取操作，然而高压电平移位器在字线WL充电路径中，导致在读取操作期间电平移位器中的开关。因此，这导致更多功耗。
技术实现思路
一种集成电路包括相变存储器(PCM)单元的阵列、耦合至PCM单元的阵列的多个字线、以及耦合至多个字线的行解码器电路。行解码器电路包括第一低压逻辑门、以及具有耦合至第一低压逻辑门的输入的输出的第一高压电平移位器，其中高压大于低压。另外，行解码器电路包括第二低压逻辑门、具有耦合至第二低压逻辑门的输入的输出的第二高压电平移位器、以及具有耦合至第二低压逻辑门的输入的输出的第一低压逻辑电路。另外，行解码器包括具有耦合至第二低压逻辑门的输入的输出的第二低压逻辑电路、以及具有耦合至第一和第二低压逻辑门的输出的输入以及耦合至多个字线中的所选择的字线的输出的低压字线驱动器。在另一实施例中，公开了一种使用耦合至相变存储器单元的阵列的行解码器电路的方法。行解码器电路包括第一预解码器级和第二预解码器级，每个预解码器级分别具有高压电平移位器和低压逻辑电路，高压电平移位器在修改操作期间限定高压路径并且低压逻辑电路在读取操作期间限定低压路径，并且第一和第二预解码器级的输出耦合至第一和第二低压逻辑门，第一和第二低压逻辑门具有耦合至字线驱动器的输出。方法包括：在读取操作期间迫使高压电平移位器中的每个进入已知状态以激活低压路径；在修改操作期间迫使低压逻辑电路中的每个进入已知状态以激活高压路径；向第一和第二低压逻辑门施加第一和第二预解码器级的输出；以及利用第一和第二低压逻辑门的输出驱动字线驱动器。附图说明图1是非易失性存储器器件(特别地是PCM类型)的部分以及对应的现有技术的行解码器的示意性电路图；图2是现有技术的预解码器级的示意性电路图；图3是现有技术中的行解码器的框图；图4是根据本专利技术的非易失性存储器器件(特别地是PCM类型)的部分的示意性电路图；图5是根据本专利技术的实施例的行解码器的框图；图6是根据本专利技术的实施例的用作预解码器的SP本文档来自技高网...

【技术保护点】
一种集成电路，包括：相变存储器(PCM)单元的阵列；多个字线，耦合至所述PCM单元的阵列；以及行解码器电路，耦合至所述多个字线，所述行解码器电路包括：第一低压逻辑门，第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压，第二低压逻辑门，第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出，第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，以及低压字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。

【技术特征摘要】
2015.12.16 US 14/971,4031.一种集成电路，包括：相变存储器(PCM)单元的阵列；多个字线，耦合至所述PCM单元的阵列；以及行解码器电路，耦合至所述多个字线，所述行解码器电路包括：第一低压逻辑门，第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压，第二低压逻辑门，第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出，第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，以及低压字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。2.根据权利要求1所述的集成电路，其中所述第一低压逻辑门和所述第二低压逻辑门均包括NAND门。3.根据权利要求1所述的集成电路，其中所述行解码器电路被配置成分别在读取操作和修改操作期间交替地启用第一低压路径和第二高压路径。4.根据权利要求1所述的集成电路，其中所述第一低压电路包括：第三低压逻辑门，被配置成接收预解码的逻辑信号；第一反相器，具有耦合至所述第三低压逻辑门的输出的输入；第二反相器，耦合至所述第一反相器的输出并且具有耦合至所述字线驱动器的输出；以及第三反相器，具有耦合至所述第三低压逻辑门的输出的输入并且具有耦合至所述第二低压逻辑门的输入的输出。5.根据权利要求1所述的集成电路，其中所述第二低压电路包括：第四低压逻辑门，被配置成接收所述预解码的逻辑信号；第四反相器，具有耦合至所述第四低压逻辑门的输出的输入；第五反相器，耦合至所述第四反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及第六反相器，具有耦合至所述第四低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。6.根据权利要求5所述的集成电路，其中所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的栅极端子和所述第一NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第一PMOS晶体管的漏极端子和所述第一NMOS晶体管的漏极端子一起耦合至所述第二反相器的输入。7.根据权利要求6所述的集成电路，其中所述第二反相器包括第二PMOS晶体管和第三NMOS晶体管，所述第二PMOS晶体管的栅极端子和所述第三NMOS晶体管的栅极端子一起耦合至所述第一反相器的输出并且所述第二PMOS晶体管的漏极端子和所述第三NMOS晶体管的漏极端子耦合在一起。8.根据权利要求7所述的集成电路，其中所述第三反相器包括第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管的栅极端子和所述第四NMOS晶体管的栅极端子一起耦合至所述第三低压逻辑门的输出并且所述第四PMOS晶体管的漏极端子和所述第四NMOS晶体管的漏极端子耦合在一起。9.根据权利要求5所述的集成电路，其中所述第四反相器包括第五PMOS晶体管和第六NMOS晶体管，所述第五PMOS晶体管的栅极端子和所述第六NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第五PMOS晶体管的漏极端子和所述第六NMOS晶体管的漏极端子一起耦合至所述第五反相器的输入。10.根据权利要求9所述的集成电路，其中所述第五反相器包括第六PMOS晶体管和第八NMOS晶体管，所述第六PMOS晶体管的栅极端子和所述第八NMOS晶体管的栅极端子一起耦合至所述第四反...

【专利技术属性】
技术研发人员：M·帕索蒂，V·拉纳，
申请(专利权)人：意法半导体股份有限公司，意法半导体国际有限公司，
类型：发明
国别省市：意大利,IT