非易失性存储器件制造技术

一种非易失性存储器件可以包括：单元串，包括串联耦接的多个存储单元；位线，耦接至单元串；页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。

Nonvolatile memory device

A nonvolatile memory device may include: cell strings, including a plurality of memory cells connected in series coupled; bit line coupled to the unit on page; buffer period applies to the operation, in the normal operation and programming programming programming slow prohibits the operation of sensor nodes respectively driven to ground voltage, middle voltage and the core voltage; and a connecting unit, a control signal for response during slow programming operation to the first voltage and voltage control signal second prohibits the operation in operating and programming during normal programming in response to higher than the first voltage, the bit line is coupled to the sensor nodes.

【技术实现步骤摘要】
非易失性存储器件相关申请的交叉引用本申请要求2015年11月13日提交的第10-2015-0159694号韩国专利申请的优先权，其通过引用整体合并于此。
本专利技术的示例性实施例涉及一种非易失性存储器件。
技术介绍
非易失性存储器件即使在器件的电源被关断时也保留其中储存的数据。数据可以通过改变存储单元的阈值电压来控制保留在浮置栅的导带中的电荷数量而储存在非易失性存储器中。通常，当对浮置栅施加编程脉冲时，存储单元的阈值电压升高。存储单元的阈值电压可以根据待储存在存储单元中的数据的值使用编程脉冲来改变。由于非易失性存储器的多个存储单元可以具有略微不同的特征，因此储存相同数据的存储单元的阈值电压不同，但形成分布。在非易失性存储器中，储存1-比特数据或2-比特数据或3-比特数据的存储单元是已知的。能够储存1-比特数据的存储单元被称为单电平单元(SLC，singlelevelcell)，而能够储存2比特或更多比特的存储单元被称为多电平单元(MLC，multi-levelcell)。SLC可以根据阈值电压具有擦除状态或编程状态。MLC可以根据阈值电压具有擦除状态或多个编程状态。图1是示出储存2-比特数据的MLC的阈值电压的分布的示图。如图1所示，存储单元的阈值电压可以根据存储单元的编程状态而变化。通常，在擦除状态ERA下的存储单元的阈值电压低于第一电压PV1。在第一编程状态A下的存储单元的阈值电压可以高于或等于第一电压PV1且低于第二电压PV2。在第二编程状态B下的存储单元的阈值电压可以高于或等于第二电压PV2且低于第三电压PV3。在第三编程状态C下的存储单元的阈值电压可以高于或等于第三电压PV3。根据该示例，在擦除状态ERA和第一至第三编程状态A、B和C下，具有不同值的数据可以储存在存储单元中。根据该示例，第一电压PV1至第三电压PV3可以用于确定存储单元是否具有擦除状态ERA和第一至第三编程状态A、B和C中的一个状态。换言之，第一电压PV1至第三电压PV3可以用于验证存储单元是否已被适当地编程，或者用于读取储存在存储单元中的数据。以下更详细地描述常规的验证操作。当对存储单元编程时，将编程脉冲施加至对应于待编程的存储单元的字线。随后，通过将验证电压施加至对应于待编程的存储单元的字线来验证存储单元是否已经被编程。第一电压PV1至第三电压PV3被用作验证电压。在验证操作后，当确定存储单元没有被适当地编程时，再一次将编程脉冲施加至存储单元。在验证操作后，当确定存储单元已经被适当地编程时，终止存储单元的编程操作。如上所述，MLC具有多个阈值电压分布。因此，为了在对状态ERA、A、B和C的每种类型执行读取操作时确保足够的读取裕量，需要状态ERA、A、B和C中的每个状态的阈值电压分布的宽度是窄的。以下参照图2来描述缩小阈值电压分布的宽度的常规方法。图2是图示缩小阈值电压分布的宽度的常规方法的示图。在图2的示例中，在图1的第一编程状态A下对存储单元编程。在编程操作中，仅使用第一电压PV1作为验证电压来执行对存储单元是否已在第一编程状态A下被编程的验证。然而，为了缩小存储单元的阈值电压分布的宽度，使用低于第一电压PV1的第一子电压DPV1作为子验证电压来再一次验证存储单元的阈值电压。根据该示例，将选中存储单元划分为第一状态至第三状态。第一状态是非编程状态，其中阈值电压的电压电平低于第一子电压DPV1。第二状态是子编程状态，其中阈值电压的电压电平高于或等于第一子电压DPV1且低于第一电压PV1。第三状态是编程状态，其中阈值电压的电压电平高于或等于第一电压PV1。根据选中存储单元的状态和选中存储单元是否是编程目标单元，对耦接至选中存储单元的位线预充电，以具有特定电压。用接地电压GND对在非编程状态下耦接至是编程目标单元的存储单元的位线预充电。用中间电压Vm对在子编程状态下耦接至是编程目标单元的存储单元的位线预充电。用核心电压Vcore对在编程状态下耦接至是编程目标单元或者不是编程目标单元的存储单元的位线预充电。当施加编程脉冲时，对耦接至用接地电压GND预充电的位线的存储单元执行正常编程操作。当施加编程脉冲时，对耦接至用中间电压Vm预充电的位线的存储单元执行慢编程操作。尽管施加了编程脉冲，但耦接至用核心电压Vcore预充电的位线的存储单元没有被编程。即，当施加编程脉冲时，对耦接至用核心电压Vcore预充电的位线的存储单元执行编程禁止操作。在正常编程操作期间，存储单元的阈值电压具有相对较大的变化。在慢编程操作期间，存储单元的阈值电压具有相对较小的变化。在编程禁止操作期间，存储单元的阈值电压是不变的。因此，根据该常规操作，由于位线需要用不同的三个电平中的一个来预充电，因此会增加预充电时间。
技术实现思路
本专利技术的各个实施例涉及一种能够减少对位线的预充电时间的非易失性存储器件。非易失性存储器件可以根据存储单元的状态和存储单元是否是编程目标单元而对位线预充电。非易失性存储器件可以同时对所有位线预充电。在实施例中，非易失性存储器件可以包括：单元串，包括串联耦接的多个存储单元；位线，耦接至单元串；页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。在实施例中，非易失性存储器件可以包括：多个单元串，包括串联耦接的多个存储单元；多个位线，分别耦接至多个单元串；多个页缓冲器，每个页缓冲器适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及多个连接单元，每个连接单元适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将相应位线耦接至相应页缓冲器的感测节点。在实施例中，非易失性存储器件可以包括：多个单元串，每个单元串适用于包括串联耦接的多个存储单元；以及多个位线，适用于分别耦接至多个单元串，其中，在预充电区段期间，耦接至其中选中存储单元通过正常编程操作而被编程的单元串的位线用接地电压预充电，耦接至其中选中存储单元通过慢编程操作而被编程的单元串的位线用中间电压预充电，以及耦接至其中选中存储单元被禁止编程的单元串的位线用核心电压预充电。附图说明图1是示出储存2-比特数据的MLC的阈值电压的分布的示图。图2是图示缩小阈值电压分布的宽度的方法的示图。图3示出根据本专利技术的实施例的非易失性存储器件的配置。图4A至图4C是图示根据本专利技术的实施例的图3的非易失性存储器件的操作的示图。图5示出根据本专利技术的实施例的非易失性存储器件的配置。图6是图示图5的非易失性存储器件的操作的示图。具体实施方式以下将参照附图更详细地描述本专利技术的各种实施例。然而，本专利技术可以以不同的形式来实施，并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底的和完整的，并且将本专利技术充分地传达给相关领域技术人员。贯穿本公开，相同的附图标记在本专利技术的各种附图和实施例中始终表示相同的部分。还应注意，在本说明书中，“连接/耦接”不仅是指一本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：单元串，包括串联耦接的多个存储单元；位线，耦接至单元串；页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。

【技术特征摘要】
2015.11.13 KR 10-2015-01596941.一种非易失性存储器件，包括：单元串，包括串联耦接的多个存储单元；位线，耦接至单元串；页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。2.如权利要求1所述的非易失性存储器件，其中：核心电压具有高于中间电压的较高电压电平，以及中间电压高于接地电压。3.如权利要求1所述的非易失性存储器件，其中，连接单元包括晶体管，晶体管耦接在位线和感测节点之间以及具有接收控制信号的栅极。4.如权利要求3所述的非易失性存储器件，其中：第一电压是中间电压和连接单元中所包括的晶体管的阈值电压之和，以及第二电压是核心电压和连接单元中所包括的晶体管的阈值电压之和。5.如权利要求1所述的非易失性存储器件，其中，页缓冲器储存第一数据，第一数据表明所述多个存储单元中的选中存储单元是否通过慢编程操作而被编程。6.如权利要求5所述的非易失性存储器件，还包括：第一电压生成单元，适用于产生第一电压；第二电压生成单元，适用于产生第二电压；第一开关，适用于耦接在第一电压生成单元和连接单元的控制端子之间，以及响应于储存在页缓冲器中的第一数据而导通/关断；以及第二开关，适用于耦接在第二电压生成单元和连接单元的控制端子之间，以及响应于储存在页缓冲器中的第一数据而导通/关断。7.如权利要求6所述的非易失性存储器件，其中：当第一数据具有第一值时，第一开关被导通并且第二开关被关断，以及当第一数据具有第二值时，第二开关被导通并且第一开关被关断。8.如权利要求1所述的非易失性存储器件，其中：位线在正常编程操作期间用接地电压预充电，位线在慢编程操作期间用中间电压预充电，以及位线在编程禁止操作期间用核心电压预充电。9.一种非易失性存储器件，包括：多个单元串，包括串联耦接的多个存储单元；多个位线，分别耦接至所述多个单元串；多个页缓冲器，每个页缓冲器适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及多个连接单元，每个连接单元适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将相应位线耦接至相应页缓冲器的感测节点。10.如权利要...

【专利技术属性】
技术研发人员：权奇昌，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR