半导体装置和非易失性存储装置制造方法及图纸

公开了半导体装置和非易失性存储装置。垂直NAND型存储装置包括在下面的基底上按交替的顺序布置的栅极间绝缘层和栅电极的垂直堆叠，所述基底包括在其中的单元阵列区和接触区。提供了至少一个NAND型沟道结构，所述NAND型沟道结构穿过栅极间绝缘层和栅电极的垂直堆叠垂直地延伸。栅电极中的在接触区的至少一部分上横向地延伸的一个第一栅电极的端部侧壁的垂直斜率不如在所述一个第一栅电极与基底之间延伸的多个第一栅电极的端部侧壁的垂直斜率陡峭。

Semiconductor device and nonvolatile memory device

Semiconductor device and nonvolatile memory device. The vertical NAND memory device includes a vertical stack of an inter gate insulating layer and a gate electrode arranged alternately in an alternating sequence on the substrate below. At least one NAND type channel structure is provided, the NAND channel structure extending vertically through the gate insulating layer and the vertical stacking of the gate electrode. The vertical slope side wall vertical slope end of the side wall of a first gate electrode extended gate electrode in the contact zone at least a portion of the horizontal than the first gate electrode extends between the first gate electrode and the base of the steep.

【技术实现步骤摘要】
本申请要求于2015年10月8日提交的第62/239,048号美国临时专利申请和于2015年11月23日提交的第10-2015-0164177号韩国专利申请的优先权，这些申请的公开通过引用全部包含于此。
专利技术构思的多个实施例涉及半导体装置及其制造方法，更具体地，涉及三维(3D)半导体存储装置及其制造方法。
技术介绍
半导体装置已经高度集成以提供高性能和低成本。半导体装置的集成度可以影响半导体装置的成本，从而使得对更高集成度的半导体装置的需求与日俱增。传统二维(2D)或平面存储装置的集成度可由单位存储单元占据的面积来估计。因此，传统2D存储装置的集成度会极大地受到形成精细图案的技术的影响。然而，由于为形成精细图案需要极其昂贵的设备，所以2D存储装置的集成度不断增加，但仍有限。已经开发出包括三维地布置的存储单元的三维(3D)半导体装置以克服上述限制。然而，3D半导体存储装置的制造与2D半导体存储装置相比会昂贵，并且会有关于良率和提供可靠的装置特性的担忧。
技术实现思路
专利技术构思的实施例提供了能够减小工艺风险的半导体装置及其制造方法。根据专利技术的一些实施例，一种非易失性存储装置(例如，垂直NAND)包括在下面的基底上按交替的顺序布置的栅极间绝缘层和栅电极的垂直堆叠。基底包括在其中的单元阵列区和接触区。接触区可被构造为邻近单元阵列区延伸的外围电路区。提供了至少一个NAND型沟道结构，所述NAND型沟道结构穿过栅极间绝缘层和栅电极的垂直堆叠垂直地延伸。这种NAND型沟道结构设置在单元阵列区上。根据这些实施例的优选的方面，栅电极中的在接触区的至少一部分上横向地延伸的一个第一栅电极的端部侧壁的垂直斜率(verticalslope)不如在所述一个第一栅电极与基底之间延伸的多个第一栅电极的端部侧壁的垂直斜率陡峭。根据这些实施例的另外的方面，垂直堆叠中的栅电极的端部在接触区上按降低的阶梯图案布置。所述一个第一栅电极的端部侧壁比所述多个第一栅电极的端部侧壁更靠近所述NAND型沟道结构。根据专利技术的另外的实施例，半导体装置可以包括：基底，包括第一区和沿着一个方向与第一区分隔开的第二区；第一堆叠结构，包括交替地并重复地堆叠在基底上的第一绝缘层和第一栅电极；以及沟道结构，在第一区的基底上设置的第一堆叠结构中垂直地延伸。第一堆叠结构可具有在第二区的基底上的阶梯式结构。第二区的第一栅电极中的至少一个第一栅电极的端部可包括第一侧壁。第二区的第一栅电极中的其它第一栅电极中的每个的端部可具有第二侧壁，第二侧壁具有比第一侧壁陡峭的斜率。半导体装置可以包括：基底，包括单元阵列区和沿着一个方向与单元阵列区分隔开的接触区；堆叠结构，包括交替地并重复地堆叠在基底上的绝缘层和栅电极；以及沟道结构，贯穿单元阵列区的堆叠结构以连接到基底。栅电极中的至少一个栅电极可包括在接触区中沿着所述一个方向延伸的第一焊盘部，第一焊盘部在所述一个方向上的长度可从第一焊盘部的顶表面朝向第一焊盘部的底表面逐渐变大。根据专利技术的另外的实施例，提供了一种用于制造半导体存储装置的方法，所述方法包括：形成包括交替地并重复地堆叠在基底上的绝缘层和牺牲层的堆叠结构层；在堆叠结构层上形成掩模图案；将掩模图案用作蚀刻掩模使堆叠结构层的一个端部形成为阶梯式结构。使堆叠结构层的一个端部形成为阶梯式结构可以包括重复循环。所述循环可以包括：执行第一蚀刻工艺，第一蚀刻工艺蚀刻通过掩模图案暴露的至少一个绝缘层；执行第二蚀刻工艺，第二蚀刻工艺将掩模图案用作蚀刻掩模来蚀刻在至少一个绝缘层下面的至少一个牺牲层；修整掩模图案以减小掩模图案的宽度和高度。通过重复的循环中的至少一个循环的第二蚀刻工艺的牺牲层的蚀刻速率可以低于通过重复的循环中的另一循环或其它循环的第二蚀刻工艺的牺牲层的蚀刻速率。附图说明考虑到附图和所附的详细描述，专利技术构思将变得更加清楚。图1是示出根据专利技术构思的一些实施例的三维(3D)半导体存储装置的单元阵列的示意性电路图。图2是示出根据专利技术构思的一些实施例的3D半导体存储装置的平面图。图3A是沿图2的线I-I'截取的剖视图以示出根据专利技术构思的一些实施例的3D半导体存储装置。图3B和图3C是图3A的区域'M'的放大视图。图4至图26是沿图2的线I-I'截取的剖视图以示出根据专利技术构思的一些实施例的3D半导体存储装置的制造方法。图27是与图2的线I-I'对应的剖视图以示出用于与专利技术构思的实施例进行比较的制造方法。具体实施方式图1是示出根据专利技术构思的一些实施例的三维(3D)半导体存储装置的单元阵列的示意性电路图。参照图1，根据专利技术构思的一些实施例的3D半导体存储装置的单元阵列可以包括共源线CS、多条位线BL和连接在共源线CS与位线BL之间的多个单元串CSTR。共源线CS可以是设置在基底上的导电层或形成在基底中的掺杂剂区域。在一些实施例中，共源线CS可以是竖直地(或垂直地)与基底分隔开的导电图案(例如，金属线)。位线BL可以是竖直地与基底分隔开的导电图案(例如，金属线)。在一些实施例中，位线BL可以与共源线CS交叉并且可以竖直地与共源线CS分隔开。当从平面图观察时，位线BL可以二维地布置。多个单元串CSTR可以并联地连接到每条位线BL。单元串CSTR可以共同连接到共源线CS。换言之，多个单元串CSTR可以设置在共源线CS与多条位线BL之间。在一些实施例中，共源线CS可以包括二维地布置的多条共源线CS。在一些实施例中，相同的电压可以施加到多条共源线CS。在某些实施例中，共源线CS可被彼此独立地电控制。每个单元串CSTR可以包括连接到共源线CS的地选择晶体管GST、连接到位线BL的串选择晶体管SST、设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以以提到的顺序彼此串联连接。共源线CS可以共同连接到地选择晶体管GST的源极。设置在共源线CS和位线BL之间的下选择线LSL、多条字线WL0至WL3和上选择线USL可以分别用作地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。图2是示出根据专利技术构思的一些实施例的3D半导体存储装置的平面图。图3A是沿图2的线I-I'截取的剖视图以示出根据专利技术构思的一些实施例的3D半导体存储装置。图3B和图3C是图3A的区域'M'的放大视图。参照图2和图3A，可以提供基底100。例如，基底100可以是硅基底、锗基底或硅锗基底。基底100可以包括掺杂有掺杂剂的共源区CSL。在一些实施例中，共源区CSL可以具有沿与基底100的顶表面平行的第二方向D2延伸的线形形状。共源区CSL可以沿与第二方向D2相交的第一方向D1来布置。堆叠结构ST可以设置在基底100上。每个堆叠结构ST可以包括交替地并重复地堆叠在基底100上的绝缘层110和栅电极WLb1、WLa1、WLb2和WLa2。每个堆叠结构ST的下部可以被定义为第一堆叠结构ST1，每个堆叠结构ST的上部可以定义为第二堆叠结构ST2。换言之，第二堆叠结构ST2可以设置在下方的第一堆叠结构ST1上。第一堆叠结构ST1可以包括第一栅电极WLb1和WLa1，第二堆叠结构ST2可以本文档来自技高网...

【技术保护点】
一种半导体装置，所述半导体装置包括：基底，包括第一区和沿着一个方向与第一区分隔开的第二区；第一堆叠结构，包括交替地并重复地堆叠在基底上的第一绝缘层和第一栅电极；以及沟道结构，在第一区的基底上设置的第一堆叠结构中垂直地延伸，其中，第一堆叠结构具有在第二区的基底上的阶梯式结构，其中，第二区的第一栅电极中的至少一个第一栅电极的端部包括第一侧壁，以及其中，第二区的第一栅电极中的其它第一栅电极中的每个的端部具有第二侧壁，第二侧壁具有比第一侧壁陡峭的斜率。

【技术特征摘要】
2015.11.23 KR 10-2015-0164177;2015.10.08 US 62/2391.一种半导体装置，所述半导体装置包括：基底，包括第一区和沿着一个方向与第一区分隔开的第二区；第一堆叠结构，包括交替地并重复地堆叠在基底上的第一绝缘层和第一栅电极；以及沟道结构，在第一区的基底上设置的第一堆叠结构中垂直地延伸，其中，第一堆叠结构具有在第二区的基底上的阶梯式结构，其中，第二区的第一栅电极中的至少一个第一栅电极的端部包括第一侧壁，以及其中，第二区的第一栅电极中的其它第一栅电极中的每个的端部具有第二侧壁，第二侧壁具有比第一侧壁陡峭的斜率。2.如权利要求1所述的半导体装置，其中，当从沿着所述一个方向截取的剖视图观察时，第一线与在第一栅电极中的所述至少一个第一栅电极的下面设置的第一绝缘层的顶表面成第一角度，其中，当从沿着所述一个方向截取的剖视图观察时，第二线与在第一栅电极中的其它第一栅电极中的每个的下面设置的第一绝缘层的顶表面成第二角度，其中，第一线是连接第一侧壁的顶端和底端的线，其中，第二线是连接第二侧壁的顶端和底端的线，以及其中，第二角度大于第一角度。3.如权利要求2所述的半导体装置，其中，第一角度在30度至85度的范围内。4.如权利要求1所述的半导体装置，其中，第一栅电极中的所述至少一个第一栅电极包括与第一栅电极中最上面的一个对应的第一上栅电极，以及其中，第一栅电极中的其它第一栅电极包括在第一上栅电极下面的第一下栅电极。5.如权利要求1所述的半导体装置，其中，第一栅电极中的所述至少一个第一栅电极包括在第二区中沿着所述一个方向延伸的第一焊盘部，以及其中，第一焊盘部在所述一个方向上的长度从第一焊盘部的顶表面朝向第一焊盘部的底表面逐渐变大。6.如权利要求5所述的半导体装置，其中，第一栅电极中的其它第一栅电极分别包括在第二区中沿着所述一个方向延伸的第二焊盘部，所述半导体装置还包括：接触塞，贯穿第一绝缘层以分别连接到第一焊盘部和第二焊盘部。7.如权利要求1所述的半导体装置，所述半导体装置还包括：第二堆叠结构，包括交替地并重复地堆叠在第一堆叠结构上的第二绝缘层和第二栅电极，其中，基底还包括在第一区和第二区之间设置的第三区，其中，第二堆叠结构从第一区延伸到第三区中，其中，沟道结构还向上延伸到第二堆叠结构中，其中，第二堆叠结构具有在第三区的基底上的阶梯式结构，其中，第三区的第二栅电极中的至少一个第二栅电极的端部具有第三侧壁，以及其中，第三区的第二栅电极中的其它第二栅电极中的每个的端部具有第四侧壁，第四侧壁具有比第三侧壁陡峭的斜率。8.如权利要求7所述的半导体装置，其中，第三侧壁具有与第一侧壁基本上相同的斜率。9.如权利要求7所述的半导体装置，其中，第一栅电极的数量等于第二栅电极的数量。10.如权利要求7所述的半导体装置，其中，第二栅电极中的所述至少一个第二栅电极包括与第二栅电极中最上面的一个对应的第二上栅电极，以及其中，第二栅电极中的其它第二栅电极包括在第二上栅电极下面设置的第二下栅电极。11.如权利要求1所述的半导体装置，所述半导体装置还包括：设置在沟道...

【专利技术属性】
技术研发人员：李雄燮，白石千，辛镇铉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR