保护嵌入式非易失性存储器免受干扰制造技术

本公开涉及保护嵌入式非易失性存储器免受干扰。在总线(例如，SoC内部的总线)上从控制器发送控制信号给嵌入式非易失性存储器(NVM)之前，通过编码所述控制信号的至少一个子集来提高片上系统(SoC)的电磁兼容性(EMC)。所用的检错码使EMC事件以相对高的概率将错误引入传送的码字。响应于在所传送的码字中检测到错误，执行一组安全防护操作以防止所述NVM中存储的数据被不可控地改变。

Protects embedded nonvolatile memory from interference

The present disclosure relates to protecting an embedded non-volatile memory from interference. In the bus (for example, SoC internal bus) from the controller sends a control signal to the embedded non-volatile memory (NVM), by at least one encoding the control signal in order to improve the system on chip (SoC) electromagnetic compatibility (EMC). The code makes the EMC event to a relatively high probability will be introduced into the transfer error code. In response to an error detected in the transmitted codeword, a set of security protection operations is performed to prevent data stored in the NVM from being controllably changed.

【技术实现步骤摘要】
保护嵌入式非易失性存储器免受干扰
本专利技术涉及嵌入式非易失性存储器(eNVM)，尤其涉及保护eNVM中存储的数据免于因电磁兼容性(EMC)事件(例如电磁干扰(EMI)、静电放电(ESD)等)而受损。
技术介绍
术语“电磁兼容性”(EMC)指的是一般的电气设备、特别是电路在遭受各种类型干扰(包括EMI、ESD和其它电磁干扰)时不会不可接受地运行的能力。例如，能够采取某些EMC措施解决集成电路(IC)中的敏感度和/或抗扰性问题，通常目的是保护IC不因EMC事件受破坏和/或崩溃。示例性EMC措施可以包括操作制度的定制控制、电路设计约束和/或特征、EMC测试、EMI屏蔽等。嵌入式非易失性存储器(eNVM)是一个重要的IC组件，其给电子产品增加灵活性并有助于缩短上市时间。例如，由于eNVM能够通过快速的代码访问、数据存储和代码的系统内和/或机上可再编程性、相对低的功耗、IC功能的实时可控性来支持相对高的系统速度，eNVM广泛用于汽车、移动及安全市场的各种微控制器应用中。然而，关于某些eNVM设计的公知问题是中等强度的EMC事件可能能够以使所述eNVM中存储的数据或程序不可控地改变(例如，被擦除或随机再编程)的方式切换某些关键的eNVM控制信号。大多数情况下，此类不可控的改变促使对应的片上系统(SoC)的操作完全崩溃。在某些系统(例如移动的车辆)中，此类崩溃可能极其危险，因为它能危及乘客的安全。附图说明本文中本专利技术的实施例通过举例方式被示出，而不限于附图，其中类似的附图标记指示相似的元件。图中的元件是为简明清晰而示出的，不一定按比例绘制。通过举例，根据参考附图的以下详细描述，所公开的实施例的各方面、特征和益处将变得更完全明显，其中：图1为示出根据本专利技术实施例的eNVM的示意性框图；图2为示出根据本专利技术实施例的能够用于图1的eNVM的闪速存储器单元的阵列的示意性电路图；图3示出了根据本专利技术实施例的列出施加于图1的eNVM的示例性控制信号的表；图4为示出根据本专利技术实施例的包括图1的eNVM的IC的示意性框图；以及图5示出了根据本专利技术实施例的示出能够用于图4的IC的检错码的表。具体实施方式本文公开了本专利技术的具体说明性实施例。然而，本公开提及的具体结构和功能细节仅是代表性的，目的是描述本专利技术示例性实施例。可以以许多替代形式实现本专利技术的实施例，其不应该被解释为仅限于本文记载的实施例。如本文所用的，除非上下文明确指示，否则单数形式“一个”、“某个”和“所述”意图也包括复数形式。此外要理解术语“包含”、“含有”、“具有”、“拥有”、“包括”和/或“计入”指定存在所述的特征、步骤或组件，但不排除存在或增加一个或更多个其它特征、步骤或组件。还应该注意到在某些替代实施例中，某些功能或动作可以不按图中所示的顺序发生。如本文所用的，使用术语“断言(assert)”和“去断言(de-assert)”分别指示致使控制信号、状态比特或其它相关功能特征或元件进入其逻辑真状态和逻辑假状态。如果所述逻辑真状态为逻辑电平1，那么所述逻辑假状态为逻辑电平0。可替代地，假如所述逻辑真状态为逻辑电平0，那么所述逻辑假状态为逻辑电平1。在各替代实施例中，可以使用正或负逻辑电路产生本文所述的各逻辑信号。例如，在负逻辑信号的情况下，所述信号低有效，所述逻辑真状态对应于逻辑电平0。可替代地，在正逻辑信号的情况下，所述信号高有效，所述逻辑真状态对应于逻辑电平1。根据本专利技术，通过经由eNVM所处的IC或SoC的内部总线从控制器传送控制信号到eNVM之前至少对控制信号的子集进行编码，解决了eNVM的脆弱性。在一个实施例中，用于这一目的的检错码特别设计为使任意EMC事件以相对高的概率将错误引入所传送的码字。响应于在所传送的码字中检测到错误，SoC执行一组适当的安全防护操作，防止eNVM中存储的数据或程序被不可控地改变。在一个实施例中，本专利技术提供了一种IC，其包括具有存储器单元阵列和多个控制寄存器的eNVM。控制器配置为产生用于NVM的控制信号。编码器配置为从所述控制器至少接收控制信号的子集，将所述控制信号的子集提供的第一组逻辑值转换为对应的码字，使用检错码执行所述转换。解码器配置为：(i)从所述编码器接收码字，应用所述检错码检测所述解码器接收的所述码字中的任意错误；和(ii)响应于在所述码字中检测到错误，防止对所述存储器单元阵列中存储的数据执行不对应于所述第一组逻辑值的存储器操作。在另一实施例中，本专利技术提供一种提高IC的EMC的方法。所述方法包括将控制信号的至少一个子集提供的第一组逻辑值转换为对应的码字，使用检错码执行所述转换。所述IC包括具有存储器单元阵列和多个控制寄存器的嵌入式NVM以及控制器，控制器配置为(i)产生用于所述NVM的控制信号，(ii)在总线上传送码字；(iii)在所述总线上传送所述码字后，应用检错码以检测所述码字中的任意错误；和(iv)响应于所述传送之后在所述码字中检测到错误，防止对所述存储器单元阵列中存储的数据执行不对应于第一组逻辑值的存储器操作。参考图1，示出了根据本专利技术实施例的eNVM100的框图。eNVM100包括能够访问的闪速存储器单元的阵列150，下面将进一步解释。出于示例目的，参考其中阵列150包括以NOR配置布置的多个分裂栅(split-gate)闪速存储器单元202的实施例，进一步描述eNVM100，如图2进一步说明的。然而本领域技术人员会明白本文公开的本专利技术实施例不限于此。例如，可以将专利技术概念类似地应用于NAND闪速存储器和/或其它(不一定是分裂栅)闪速存储器单元结构。图2为示出根据本专利技术实施例的阵列150(图1)的电路图。如图2所示，阵列150中的分裂栅闪速存储器单元202电气互连。图2中的插图示出了分裂栅闪速存储器单元202的放大图。在一个示例性实施例中，存储器单元202基本上为具有以下结构元件的场效应晶体管(FET)：(i)源极S；(ii)漏极D；(iii)浮置栅极FG；和(iv)控制栅极CG。如图2所示，存储器单元202的源极S电连接到阵列150的对应源极线SL。如图2进一步所示，存储器单元202的漏极D电连接到阵列150的对应位线BL。如图2进一步所示，存储器单元202的控制栅极CG电连接到阵列150的对应字线WL。存储器单元202中的浮置栅极FG的电中性(或带正电)状态与逻辑状态“1”相关联，浮置栅极FG的带负电状态与逻辑状态“0”相关联。例如通过测量所述单元的FET的阈值电压，能够确定存储器单元202中存储的数据。实践中，通过在向控制栅极CG施加特定固定偏置电压时感测流过存储器单元的电流，确定那一存储器单元202的逻辑状态。使用适当选择的偏置电压，当浮置栅极FG为电中性(或带正电)时，相对大的电流将流过存储器单元202，而当浮置栅极FG带负电时，显著较低的电流(例如，基本上无电流)将流过存储器单元。通过使用适当的电流阈值，灵敏放大器能够配置为可靠地确定读取的数据是“1”还是“0”。在一种示例性配置中，以下电压能够用于读取存储器单元202的逻辑状态：VSL＝0V；VBL＝～1V；VWL＝～2.5V。本文中，VSL指的是经由对应源极线SL施加于存储器单元202中的源极S的电压。VBL本文档来自技高网...

【技术保护点】
一种集成电路，包括：嵌入式非易失性存储器(NVM)，具有存储器单元的阵列和多个控制寄存器；控制器，产生用于所述NVM的多个控制信号；编码器，从所述控制器至少接收所述控制信号的子集，将所述控制信号的所述子集提供的第一组逻辑值转换为对应的码字，其中使用检错码执行所述转换；以及解码器，(i)从所述编码器接收码字，并应用所述检错码以检测所述解码器接收的所述码字中的任意错误，和(ii)响应于在所述码字中检测到错误，防止对所述存储器单元的阵列中存储的数据执行不对应于所述第一组逻辑值的存储器操作。

【技术特征摘要】
1.一种集成电路，包括：嵌入式非易失性存储器(NVM)，具有存储器单元的阵列和多个控制寄存器；控制器，产生用于所述NVM的多个控制信号；编码器，从所述控制器至少接收所述控制信号的子集，将所述控制信号的所述子集提供的第一组逻辑值转换为对应的码字，其中使用检错码执行所述转换；以及解码器，(i)从所述编码器接收码字，并应用所述检错码以检测所述解码器接收的所述码字中的任意错误，和(ii)响应于在所述码字中检测到错误，防止对所述存储器单元的阵列中存储的数据执行不对应于所述第一组逻辑值的存储器操作。2.根据权利要求1所述的集成电路，其中所述存储器操作为编程操作和擦除操作中的至少一个。3.根据权利要求1所述的集成电路，其中响应于所述解码器检测到错误，所述控制器使所述控制寄存器中的至少一些控制寄存器中存储的逻辑值重置。4.根据权利要求3所述的集成电路，其中所述重置使所述控制寄存器中存储的逻辑值重置为防止所述存储器操作的预定安全状态。5.根据权利要求1所述的集成电路，其中，响应于在所述码字中检测到错误，所述解码器使得对应于所述控制信号的子集的控制寄存器的子集接收第二组逻辑值，所述第二组逻辑值防止对所述...

【专利技术属性】
技术研发人员：程志宏，郭胤，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国,US