用于嵌入式非易失性存储器技术的测试线字母制造技术

技术编号:15224730 阅读:211 留言:0更新日期:2017-04-27 03:04
本发明专利技术涉及衬底及形成方法,衬底具有用于识别集成芯片上的测试线的测试线字母,同时避免高k金属栅极工艺的污染。在一些实施例中,衬底具有半导体衬底。测试线字母结构配置在半导体衬底上方并具有在测试线字母结构的上表面和测试线字母结构的下表面之间垂直延伸的一个或多个沟槽。一个或多个沟槽配置在测试线字母结构内以在测试线字母结构的上表面中形成具有字母数字字符的形状的开口。本发明专利技术还提供了用于嵌入式非易失性存储器技术的测试线字母。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
,更具体地,涉及集成芯片及其制造方法。
技术介绍
现代的集成芯片包括形成在半导体衬底(例如,硅衬底)上的数百万或数十亿个半导体器件。在封装半导体衬底之前,测试衬底上的半导体器件是否存在功能缺陷。例如,晶圆验收测试(WAT)是晶圆探针向半导体器件发送电信号测试图案的电测试。电信号测试图案检查半导体器件的功能性并识别不满足设计规格的器件。
技术实现思路
为了解决现有技术中所存在的缺陷,根据本专利技术的一方面,提供了一种集成芯片,包括:半导体衬底;测试线字母结构,配置在所述半导体衬底上方并具有在所述测试线字母结构的上表面与所述测试线字母结构的下表面之间垂直延伸的一个或多个沟槽;以及其中,所述一个或多个沟槽配置在所述测试线字母结构内以在所述测试线结构的上表面中形成具有字母数字字符的形状的开口。在集成芯片中,所述一个或多个沟槽在所述测试线字母结构内形成具有所述字母数字字符的形状的连续开口。集成芯片还包括:一个或多个伪结构,配置在所述连续开口内,并且一个或多个伪结构的高度等于所述测试线字母结构的高度。在集成芯片中,所述一个或多个伪结构包括与所述测试线字母结构相同的材料。在集成芯片中,所述一个或多个伪结构与所述测试线字母结构中的所述连续开口的侧壁横向隔离开。集成芯片还包括:导电测试线,在所述半导体衬底上方配置在与所述测试线字母结构相邻的位置处,所述导电测试线被配置为接收来自晶圆探针的电测试信号。集成芯片还包括:高k金属栅极晶体管,在所述半导体衬底内配置在与所述测试线字母结构分离的位置处,所述高k金属栅极晶体管包括高k金属栅极结构,所述高k金属栅极结构垂直位于所述半导体衬底上方并横向配置在所述半导体衬底内的源极区域和漏极区域之间,其中,所述高k金属栅极结构包括高k介电层和上覆的金属栅电极。在集成芯片中,所述测试线字母结构包括:第一多晶硅层,配置在所述半导体衬底上方;第二多晶硅层,配置在所述半导体衬底上方并与所述第一多晶硅层横向偏离;以及三层电荷捕获介电层,横向配置在所述第一多晶硅层和所述第二多晶硅层之间,并且垂直配置在所述第二多晶硅层和所述半导体衬底之间。集成芯片还包括:硬掩模层,在所述半导体衬底上方配置在将所述一个或多个沟槽与所述第二多晶硅层和所述三层电荷捕获介电层横向分离的位置处。集成芯片还包括:分裂栅极闪存单元,配置在与所述测试线字母结构分离的位置处,其中所述分裂栅极闪存单元包括选择栅电极,所述选择栅电极通过栅极介电层与所述半导体衬底垂直分离并且通过附加的三层电荷捕获介电层与控制栅电极横向分离。在集成芯片中,所述第一多晶硅层和所述选择栅电极包括相同的材料,并且所述第二多晶硅层和所述控制栅电极包括相同的材料。在集成芯片中,所述选择栅电极、所述控制栅电极、所述第一多晶硅层和所述第二多晶硅层具有垂直对齐的上表面。根据本专利技术的另一方面,提供了一种集成芯片,包括:测试线字母结构,配置在半导体衬底上方并具有在所述测试线字母结构的上表面与所述测试线字母结构的下表面之间垂直延伸的一个或多个沟槽,其中所述一个或多个沟槽被配置为在所述测试线字母结构的上表面中形成具有测试线识别字符的形状的开口;一个或多个伪结构,配置在所述测试线识别字符内;以及导电测试线,在所述半导体衬底上方配置在与所述测试线字母结构相邻的位置处,所述导电测试线被配置为接收来自晶圆探针的电测试信号。在集成芯片中,所述测试线字母结构包括:第一多晶硅层,配置在所述半导体衬底上方;第二多晶硅层,配置在所述半导体衬底上方并与所述第一多晶硅层横向偏离;以及三层电荷捕获介电层,横向配置在所述第一多晶硅层与所述第二多晶硅层之间,并且垂直配置在所述第二多晶硅层和所述半导体衬底之间。集成芯片还包括:硬掩模层,在所述半导体衬底上方配置在将所述一个或多个沟槽与所述第二多晶硅层和所述三层电荷捕获介电层横向分离的位置处。集成芯片还包括:高k金属栅极晶体管,在所述半导体衬底内配置在与所述测试线字母结构分离的位置处,其中所述高k金属栅极晶体管包括高k金属栅极结构,所述高k金属栅极结构垂直位于所述半导体衬底上方并且横向配置在所述半导体衬底内的源极区域和漏极区域之间,其中,所述高k金属栅极结构包括高k介电层和上覆的金属栅电极。在集成芯片中,所述测试线识别字符包括包含在连续测试线字母结构内的独立的字母数字字符的序列。根据本专利技术的又一方面,提供了一种形成集成芯片的方法,包括:在半导体衬底上方形成测试线字母结构;执行蚀刻工艺以选择性地蚀刻所述测试线字母结构,以形成垂直延伸到所述测试线字母结构中的一个或多个沟槽,所述一个或多个沟槽在所述测试线字母结构的上表面内形成具有测试线识别字符的形状的开口;以及在所述半导体衬底上方在与所述测试线字母结构相邻的位置处形成导电测试线,所述导电测试线被配置为接收来自晶圆探针的电测试信号。在形成集成芯片的方法中,执行所述蚀刻工艺同时形成配置在所述半导体衬底上方的分裂栅极闪存单元的选择栅极。形成集成芯片的方法还包括:形成一个或多个伪结构,所述一个或多个伪结构配置在所述测试线识别字符内并且所述一个或多个伪结构的高度等于所述测试线结构的高度。附图说明当结合附图进行阅读时,根据以下详细的描述来更好地理解本专利技术的各个方面。注意,根据工业的标准实践,各个部件没有按比例绘制。实际上,为了讨论的清楚,可以任意地增加或减小各个部件的尺寸。图1A至图1C示出了包括具有配置在测试线字母结构内的一个或多个沟槽的测试线识别字符的集成芯片的一些实施例。图2A至图2C示出了具有配置在测试线识别字符内的伪结构的测试线字母的一些可选实施例的顶视图。图3示出了具有测试线字母的嵌入式系统的集成芯片的一些附加实施例的框图。图4示出了具有测试线字母结构的集成芯片的一些附加实施例的截面图。图5示出了包括具有一个或多个测试线字母的测试线字母区域、嵌入式闪存区域和逻辑区域的集成芯片的一些附加实施例的截面图。图6至图16示出了形成具有嵌入式闪存的集成芯片的测试线字母的方法的截面图的一些实施例。图17示出了形成具有配置在测试线识别字符内的沟槽的测试线字母的方法的一些实施例的流程图。图18示出了形成具有嵌入式闪存的集成芯片的测试线字母的方法的一些附加实施例的流程图。具体实施方式以下公开内容提供了许多不同的用于实施本专利技术主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然,这些仅仅是实例而不用于限制。例如,在以下的描述中,在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例,并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外,本专利技术可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚,其本身并不表示所讨论的各个实施例和/或结构之间的关系。此外,为了易于描述,可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外,空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向),本文所使用的空间相对描述可因此进行类似的解释。集成芯片通常包括导电测试线本文档来自技高网...

【技术保护点】
一种集成芯片,包括:半导体衬底;测试线字母结构,配置在所述半导体衬底上方并具有在所述测试线字母结构的上表面与所述测试线字母结构的下表面之间垂直延伸的一个或多个沟槽;以及其中,所述一个或多个沟槽配置在所述测试线字母结构内以在所述测试线结构的上表面中形成具有字母数字字符的形状的开口。

【技术特征摘要】
2015.10.15 US 14/883,7871.一种集成芯片,包括:半导体衬底;测试线字母结构,配置在所述半导体衬底上方并具有在所述测试线字母结构的上表面与所述测试线字母结构的下表面之间垂直延伸的一个或多个沟槽;以及其中,所述一个或多个沟槽配置在所述测试线字母结构内以在所述测试线结构的上表面中形成具有字母数字字符的形状的开口。2.根据权利要求1所述的集成芯片,其中,所述一个或多个沟槽在所述测试线字母结构内形成具有所述字母数字字符的形状的连续开口。3.根据权利要求2所述的集成芯片,还包括:一个或多个伪结构,配置在所述连续开口内,并且一个或多个伪结构的高度等于所述测试线字母结构的高度。4.根据权利要求3所述的集成芯片,其中,所述一个或多个伪结构包括与所述测试线字母结构相同的材料。5.根据权利要求3所述的集成芯片,其中,所述一个或多个伪结构与所述测试线字母结构中的所述连续开口的侧壁横向隔离开。6.根据权利要求1所述的集成芯片,还包括:导电测试线,在所述半导体衬底上方配置在与所述测试线字母结构相邻的位置处,所述导电测试线被配置为接收来自晶圆探针的电测试信号。7.根据权利要求1所述的集成芯片,还包括:高k金属栅极晶体管,在所述半导体衬底内配置在与所述测试线字母结构分离的位置处,所述高k金属栅极晶体管包括高k金属栅极结构,所述高k金属栅极结构垂直位于所述半导体衬...

【专利技术属性】
技术研发人员:连瑞宗朱芳兰林宏达吴伟成张谷宁王羽榛
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾;71

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