一种嵌入式存储器EMB配置链结构和配置方法技术

本发明专利技术涉及一种嵌入式EMB配置链结构和配置方法，所述配置链包括:级联连接的至少两个EMB；每个所述EMB包括：配置控制器和静态随机存储器SRAM；根据所述每个EMB的所述配置控制器的控制，将所述EMB配置链的配置数据输入端口的输入数据写入相应的SRAM；并根据当前EMB的所述配置控制器的控制将当前EMB的所述SRAM中存储的数据输出给级联的下一个EMB，或者通过所述EMB配置链的配置数据输出端口输出。

【技术实现步骤摘要】

本专利技术涉及集成电路设计
，特别是一种嵌入式存储器EMB配置链结构和配置方法。
技术介绍
对于现场可编程逻辑门阵列(FieldProgrammableGateArray,FPGA)芯片来说，FPGA芯片中的嵌入式存储器(EMB)是很重要的一个模块。一般来说，EMB的核心是双端口的静态随机存储器(SRAM)，SRAM外部会有很多的选择器(MUX)来配置SRAM的工作模式，包括位宽、位深、时钟(clock)选择、输出寄存选择等功能。FPGA芯片上电之后有两种模式：配置模式和用户模式。通常情况下，配置模式时，需要将FPGA芯片内部的各个可配置模块配置成为期望的状态，其中也包括对EMB的配置。通常做法是将EMB的配置端口连接到FPGA内部的配置控制模块进行控制。EMB的配置包括两部分：EMB工作模式的配置和对SRAM初始值的配置。其中EMB工作模式的配置可能采用移位寄存器链进行配置，也可能使用配置存储器进行配置。但是对SRAM初始值的配置是不能采用配置存储器进行配置的，这是因为SRAM的写必须遵照要求的时序才能完成初始值的配置，而使用配置存储器是不能直接完成期望的配置时序；另外初始值的配置长度与SRAM本身的大小有关，比如18Kbit，如此大量的配置数据是不适合使用配置存储器对其进行配置的。FPGA的配置数据可以存储在片外非易失存储器中，上电之后，FPGA内部的配置控制器读取片外非易失存储器的数据，分析之后按照约定的接口时序分发到不同的配置接口。但是随着FPGA芯片规模的不断扩大，EMB模块的数目也不断增大，如果将每一个EMB的配置端口都连接到配置控制模块进行控制，这些连线的数量将是非常巨大的，非常不利于FPGA芯片顶层的集成。
技术实现思路
本专利技术提供了一种嵌入式存储器EMB配置链结构和配置方法，将EMB以配置链的级联结构集成起来，能够有效减少配置控制器与EMB之间的接口线数量，由此减少了芯片顶层的连线，降低了设计的复杂度。本专利技术实施例提供了一种FPGA芯片中嵌入式存储器EMB配置链结构，包括：级联连接的至少两个EMB；每个所述EMB包括：配置控制器和静态随机存储器SRAM；根据所述每个EMB的所述配置控制器的控制，将所述EMB配置链的配置数据输入端口的输入数据写入相应的SRAM；并根据当前EMB的所述配置控制器的控制将当前EMB的所述SRAM中存储的数据输出给级联的下一个EMB，或者通过所述EMB配置链的配置数据输出端口输出。优选的，所述配置控制器包括：配置模式寄存器；当配置模式选择使能信号cf_ms有效时，每个所述配置模式寄存器接收所述EMB配置链的配置数据输入端口串行输入的输入数据，并分别存储为配置模式选择信号。进一步优选的，所述配置控制器还包括：旁路寄存器、配置数据寄存器、SRAM写数据寄存器、SRAM读数据寄存器和位置数据寄存器；当使能信号cf-en有效时，根据当前EMB的所述配置模式选择信号选择所述旁路寄存器、配置数据寄存器、SRAM写数据寄存器、SRAM读数据寄存器或位置数据寄存器中的任一个寄存器工作。进一步优选的，所述位置数据寄存器中存储的位置数据用于指示所述EMB在所述EMB配置链中的位置信息。进一步优选的，当根据所述配置模式选择信号选择所述SRAM写数据寄存器工作时，所述SRAM写数据寄存器从所述位置数据的下一比特位的输入数据开始，检测所述输入数据的位宽；当所述位宽达到指定宽度时，将检测所述位宽范围内的输入数据写入SRAM中；其中，每执行一次写入，向SRAM中写入数据的存储地址递增1。进一步优选的，当根据所述配置模式选择信号选择所述SRAM读数据寄存器工作时，所述SRAM读数据寄存器检测从SRAM的一个存储地址中读取一定位宽的数据，并转为串行输出；其中，每执行一次读取，从SRAM中读取数据的存储地址递增1。第二方面，本专利技术实施例提供了一种如上述第一方面所述的嵌入式存储器EMB配置链的配置方法，所述方法包括：对位置数据寄存器进行配置，确定所述EMB配置链中各EMB的级联关系；当配置模式选择使能信号cf_ms有效时，对配置模式寄存器进行配置；根据配置模式寄存器输出的配置模式选择信号和使能信号cf-en，选择对配置数据寄存器进行配置，或通过SRAM写数据寄存器对SRAM进行配置，或选择读取配置数据寄存器中的数据，或通过SRAM读数据寄存器读取SRAM中的数据。优选的，当所述EMB配置链中，一个EMB根据当前EMB中的配置模式寄存器输出的配置模式选择信号和使能信号cf-en，选择通过当前EMB中所述SRAM写数据寄存器对所述SRAM进行配置，或通过所述SRAM读数据寄存器读取所述SRAM中的数据时，所述方法还包括：将所述EMB配置链中，除所述当前EMB之外的其它EMB的配置模式寄存器中的配置模式选择信号配置为用于选择旁路寄存器工作的配置模式选择信号。本专利技术实施例提供的嵌入式存储器EMB配置链结构和配置方法，通过将EMB以配置链的级联结构集成起来，能够有效减少配置控制器与EMB之间的接口线数量，由此减少了芯片顶层的连线，降低了设计的复杂度。附图说明图1为本专利技术实施例提供的EMB配置链结构示意图；图2为本专利技术实施例提供的EMB的内部结构示意图；图3为本专利技术实施例提供的配置控制器的结构示意图；图4为本专利技术实施例提供的SRAM写入的逻辑示意图。具体实施方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。本专利技术实施例提供的EMB配置链由级联的至少两个EMB组成。图1为本专利技术实施例提供的一种FPGA芯片中，EMB配置链结构的示意图。在如图1所示的例子中，EMB配置链包括16个依次级联的EMB。EMB配置链中时钟信号cf_clk、配置模式选择使能信号cf_ms、使能信号cf-en、复位信号cf_rstn通过缓存器一级一级如图中所示从右向左进行传输，配置数据输入端口的输入数据cf_in在时钟信号cf_clk的采样下，根据配置模式选择使能信号cf_ms和使能信号cf-en的设置，进行相应EMB工作模式或者SRAM初始值配置模式下的配置数据写入，或者进行相应EMB工作模式或者SRAM初始值配置模式下的配置数据读取等。与现有FPGA的EMB不同的是，本专利技术EMB配置链结构中的EMB内部包括一些控制逻辑。为更好的理解本专利技术，首先对本专利技术实施例提供的EMB配置...

【技术保护点】
一种FPGA芯片中嵌入式存储器EMB配置链结构，其特征在于，所述配置链包括:级联连接的至少两个EMB；每个所述EMB包括：配置控制器和静态随机存储器SRAM；根据所述每个EMB的所述配置控制器的控制，将所述EMB配置链的配置数据输入端口的输入数据写入相应的SRAM；并根据当前EMB的所述配置控制器的控制将当前EMB的所述SRAM中存储的数据输出给级联的下一个EMB，或者通过所述EMB配置链的配置数据输出端口输出。

【技术特征摘要】
1.一种FPGA芯片中嵌入式存储器EMB配置链结构，其特征在于，所述
配置链包括:级联连接的至少两个EMB；
每个所述EMB包括：配置控制器和静态随机存储器SRAM；
根据所述每个EMB的所述配置控制器的控制，将所述EMB配置链的配置
数据输入端口的输入数据写入相应的SRAM；并根据当前EMB的所述配置控制
器的控制将当前EMB的所述SRAM中存储的数据输出给级联的下一个EMB，或
者通过所述EMB配置链的配置数据输出端口输出。
2.根据权利要求1所述的配置链结构，其特征在于，所述配置控制器包
括：配置模式寄存器；
当配置模式选择使能信号cf_ms有效时，每个所述配置模式寄存器接收
所述EMB配置链的配置数据输入端口串行输入的输入数据，并分别存储为配
置模式选择信号。
3.根据权利要求2所述的配置链结构，其特征在于，所述配置控制器还
包括：旁路寄存器、配置数据寄存器、SRAM写数据寄存器、SRAM读数据寄存
器和位置数据寄存器；
当使能信号cf-en有效时，根据当前EMB的所述配置模式选择信号选择
所述旁路寄存器、配置数据寄存器、SRAM写数据寄存器、SRAM读数据寄存器
或位置数据寄存器中的任一个寄存器工作。
4.根据权利要求3所述的配置链结构，其特征在于，所述位置数据寄存
器中存储的位置数据用于指示当前EMB在所述EMB配置链中的位置信息。
5.根据权利要求4所述的配置链结构，其特征在于，当根据所述配置模
式选择信号选择所述SRAM写数据寄存器工作时，所述SRAM写数据寄存器从
所述位置数据的下一比特位的输入数据开始，...

【专利技术属性】
技术研发人员：李大伟，刘明，
申请(专利权)人：京微雅格北京科技有限公司，
类型：发明
国别省市：北京;11