具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算技术

本公开涉及具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算。计算设备装置(100)促进深度低功率模式的使用，其包括响应于进入低功率模式，通过包括触发将来自设备(100)的易失性存储元件(110、125)的数据存储在非易失性存储器(115)中的硬件实施的过程来使设备(100)的CPU(105)断电。基于硬件的功率管理单元(140)控制包括中断CPU(105)的正常处理顺序并且触发将数据存储在非易失性存储器(115)中的过程。响应于唤醒事件，在执行用于CPU(105)从低功率模式的唤醒过程之前，触发设备(100)以将存储在非易失性存储器(115)中的数据恢复到易失性存储器(110，125)。设备(100)包括功率存储元件(130)诸如电容器，所述功率存储元件(130)保持充足的能量以在进入低功率模式之前完成非易失性数据存储任务。

【技术实现步骤摘要】
具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算相关申请本申请要求2015年12月29日提交的美国临时专利申请号62/272,473的权益，该申请的内容通过引用以其整体并入本文。
本专利技术总体涉及具有非易失性存储器的处理设备，并且特别涉及用于此类处理设备的功率损耗操作。
技术介绍
电子设备持续面对性能压力，所述性能压力包括提供增加的计算能力和提供变化的控制性能。该性能压力还包括需要不断增加的能力以延长电池寿命或者总体提高计算设备的操作的功率效率。因此，各种类型的计算设备包括允许给定设备使用较少功率的进入低功率模式的不同方式。低功率模式通常包括停止各种特征的使用或者使用于设备的某些外围设备掉电。最低的低功率模式包括实际上从设备的中央处理单元(“CPU”)去除功率。然而，进入最低功率模式通常导致此类设备不保持CPU的状态。因此，设备在唤醒时必须被复位，以恢复CPU和相关外围设备的操作状态。在此类设备上运行的应用程序的程序员被迫处置该复位条件，并且手动地将应用程序的状态恢复到在设备进入到深度低功率模式(即，CPU的掉电)之前的应用程序的状态。当更复杂的软件(此类软件包括图形显示应用程序、具有复杂协议栈的射频通信)被用于嵌入式系统或实时操作系统时，尤其是如此。此类应用程序在设备启动时可能需要几千个CPU周期以在预期任务开始之前初始化软件变量。在一个示例中，运行C-Init和User-Init过程(分别用于CPU和用户应用程序的初始化过程)可能分别需要多达101毫秒和298微秒。除了时间延迟之外，该重新启动过程还对可适用的电池资源进行进一步耗散。这对于使用此类计算设备或处理设备的客户经受可中断电源和/或使用深度低功率模式是痛苦的过程。
技术实现思路
一般来说，依照这些各种实施例，计算设备装置促进低功率模式的使用，其包括响应于进入低功率模式，通过包括触发将来自设备的易失性存储元件的数据(诸如各种状态信息)存储在非易失性存储器中的硬件实施的过程来使设备的CPU断电。基于硬件的功率管理单元被配置为控制包括中断CPU的正常处理顺序并且触发将数据存储在非易失性存储器中的过程。响应于唤醒事件，在执行用于CPU从低功率模式的唤醒过程之前，触发设备以将存储在非易失性存储器中的数据恢复到易失性存储器。设备包括功率存储元件诸如电容器，所述功率存储元件保持充足的能量以在进入低功率模式之前完成非易失性数据存储任务。可选地，设备的功率管理单元被配置为防止设备启动，除非在能量存储单元上存在足够的能量以完成往返恢复和保存操作。如此配置，在从深度低功率模式唤醒期间设备不需要执行CPU的完全复位。相反，CPU和相关联的外围设备的稳定操作状态参数容易从非易失性存储装置获得并恢复，该非易失性存储装置能够存储此类信息而不消耗功率。此外，硬件实施方式可以被配置为在所施加的足以保证CPU的和/或相关联的外围设备的状态的存储的足够的功率的可用性(即使在总功率损耗事件中)的功率水平下触发存储过程。另外，在状态存储过程期间可以选择性地忽略并不存储在突然掉电事件期间已知为易破坏的状态信息，从而仅允许有限的唤醒过程，所述有限的唤醒过程比用于CPU的完全唤醒例程更快且消耗更少的功率。通过研究以下的描述和附图，这些和其他益处将变得显而易见。附图简述图1是如根据本专利技术的各种实施例配置的示例计算设备的框图；图2是如根据本专利技术的各种实施例配置的具有与易失性存储元件相邻设置的NVL存储器的示例计算设备的框图；图3是根据如根据本专利技术的各种实施例配置的可用功率示出计算设备的不同操作状态的图；图4是将现有技术方法的启动、低功率事件和唤醒周期与如根据本专利技术的各种实施例配置的计算设备的启动、低功率事件和唤醒周期进行比较的图；图5是如根据本专利技术的各种实施例配置的另一个示例计算设备的框图；图6是如根据本专利技术的各种实施例配置的计算设备的示例操作方法的流程图。本领域技术人员将认识到，附图中的元件为了简单和清楚被示出并且不一定按比例绘制。例如，附图中的一些元件的尺寸和/或相对位置可以相对于其他元件被扩大，以有助于提高对本专利技术的各种实施例的理解。另外，通常未描绘在商业上可行的实施例中有用或必要的普通但很好理解的元件，以便促进对这些各种实施例的较少遮挡的观察。将进一步理解，可以以特定的发生顺序描述或描绘某些动作和/或步骤，同时本领域技术人员将理解，关于序列的此类特殊性实际上不是必需的。还将理解，除非本文另外阐述的不同的特定含义，本文中使用的术语和表达具有如由以上阐述的
中的技术人员赋予此类术语和表达的普通技术含义。具体实施方式现在转到附图，尤其是图1，现在将描述与这些教导中的许多教导兼容的示例计算设备装置100。计算设备100包括中央处理单元(“CPU”)105、第一非易失性存储器107、易失性通用和状态寄存器存储器110、第二非易失性存储器115和多个外围设备或设备模块120。第一非易失性存储器107被连接以存储软件相关的信息诸如程序和可变数据。存储器110和配置寄存器125是易失性存储元件，该易失性存储元件被配置用于存储用于计算设备100或与计算设备100相关联的外围设备120的当前活动(active)设置的配置简档数据。存储用于CPU105的数据的存储器110可以嵌入在CPU105内，或者存储器110可以与CPU105分离并且与CPU105相关联。能量存储单元130被连接以向计算设备装置100提供功率。通常，能量存储单元130是电容器，尽管可以使用其他合适的设备。功率管理单元140被配置为检测CPU105的多个可用功率水平，并且被配置为实现对CPU105接通功率或切断功率。这些元件中的每个元件在本领域中是单独已知的，使得没有必要进行进一步的描述。第二非易失性存储器115被配置为存储硬件(逻辑)状态信息。该存储器115是非易失性子系统150的一部分，该非易失性子系统150包括非易失性控制器151，所述非易失性控制器151被配置为控制非易失性存储器115，并且直接访问易失性存储元件110、125，所述易失性存储元件110、125被嵌入在中央处理单元中，或者与中央处理单元或者一个或多个外围设备中的一个或多个相关联。NVL存储器115本身可以是闪存型存储器、基于状态保留技术的铁磁体随机存取存储器(“FRAM”)，所述铁磁体随机存取存储器(“FRAM”)将FRAM存储器的特性与当前数据保留方法或具有类似特征的其它技术组合，诸如自旋力矩(spin-torque)磁阻随机存取存储器(“MRAM”)或电阻式存取存储器(“RRAM”)。此类存储器技术在本领域中是已知的并且不需要进一步描述；参见，例如，关于FRAM美国专利申请公开号2014/0075088，该专利申请通过引用以其整体并入本文。通常，非易失性存储器115将具有1010或更高的高写入周期耐久性(endurance)，以能够在正常使用期间为设备100的预期周期提供充足的保存期限。根据特定的实施方式，NVL子系统150可以包括各种方面中的任何方面。此类系统通常包括NVL时钟152。可选地，输入多路复用器154和输出多路复用器156控制单独的易失性存储元件125、110到一个NVL阵列115的单独的一行或多行的连接。在此类实施方式本文档来自技高网...

【技术保护点】
一种计算设备装置，其包括：中央处理单元；功率管理单元，其被配置为检测用于所述中央处理单元的多个可用功率水平并且针对所述中央处理单元实现接通功率或切断功率；能量存储单元，其被连接以向所述计算设备装置提供功率并且被配置为在从所述计算设备装置去除功率之后保持足够的能量以操作所述计算设备装置；非易失性存储器；非易失性存储器控制器，其被配置为控制所述非易失性存储器并且访问易失性存储元件，所述易失性存储器元件被嵌入在所述中央处理单元中或者与所述中央处理单元或者一个或多个外围设备中的一个或多个相关联；其中所述功率管理单元被配置为：响应于检测到由所述功率管理单元由于功率损耗情况的检测而发起的或者由所述中央处理单元发起的功率损耗事件，中断所述中央处理单元的正常处理顺序以实现所述中央处理单元进入低功率模式，从而节省能量，使用存储在所述能量存储设备中的能量以：响应于进入所述低功率模式，触发所述非易失性存储器控制器以将存储在所述易失性存储元件中的数据存储在所述非易失性存储器中，所述数据表示所述中央处理单元或者一个或多个外围设备中的所述一个或多个的状态，以及在所述数据被保存在所述非易失性存储器中之后，实现切断到至少所述中央处理单元的供电，在所述低功率模式状态期间，检测至所述计算设备装置的功率恢复或来自所述中央计算单元的断电状态的唤醒请求，响应于检测到所述功率恢复或所述唤醒请求，在执行用于所述中央处理单元从所述低功率模式的唤醒过程之前，触发所述非易失性存储器控制器以将所述数据从所述非易失性存储器恢复到所述易失性存储元件。...

【技术特征摘要】
2015.12.29 US 62/272,473;2016.02.05 US 15/016,4491.一种计算设备装置，其包括：中央处理单元；功率管理单元，其被配置为检测用于所述中央处理单元的多个可用功率水平并且针对所述中央处理单元实现接通功率或切断功率；能量存储单元，其被连接以向所述计算设备装置提供功率并且被配置为在从所述计算设备装置去除功率之后保持足够的能量以操作所述计算设备装置；非易失性存储器；非易失性存储器控制器，其被配置为控制所述非易失性存储器并且访问易失性存储元件，所述易失性存储器元件被嵌入在所述中央处理单元中或者与所述中央处理单元或者一个或多个外围设备中的一个或多个相关联；其中所述功率管理单元被配置为：响应于检测到由所述功率管理单元由于功率损耗情况的检测而发起的或者由所述中央处理单元发起的功率损耗事件，中断所述中央处理单元的正常处理顺序以实现所述中央处理单元进入低功率模式，从而节省能量，使用存储在所述能量存储设备中的能量以：响应于进入所述低功率模式，触发所述非易失性存储器控制器以将存储在所述易失性存储元件中的数据存储在所述非易失性存储器中，所述数据表示所述中央处理单元或者一个或多个外围设备中的所述一个或多个的状态，以及在所述数据被保存在所述非易失性存储器中之后，实现切断到至少所述中央处理单元的供电，在所述低功率模式状态期间，检测至所述计算设备装置的功率恢复或来自所述中央计算单元的断电状态的唤醒请求，响应于检测到所述功率恢复或所述唤醒请求，在执行用于所述中央处理单元从所述低功率模式的唤醒过程之前，触发所述非易失性存储器控制器以将所述数据从所述非易失性存储器恢复到所述易失性存储元件。2.根据权利要求1所述的计算设备装置，其中所述非易失性存储器具有1010的高写入周期耐久性。3.根据权利要求1所述的计算设备装置，其中所述非易失性存储器控制器被配置为响应于进入所述低功率模式而不存储用于所述中央处理单元的总线接口状态信息。4.根据权利要求1所述的计算设备装置，其中所述非易失性存储器控制器被配置为响应于进入所述低功率模式而不存储用于所述中央处理单元的串行通信模块信息。5.根据权利要求1所述的计算设备装置，其中所述非易失性存储器控制器被配置为响应于进入所述低功率模式而不存储用于所述中央处理单元的状态机信息。6.根据权利要求1所述的计算设备装置，其中所述非易失性存储器控制器被配置为响应于进入所述低功率模式而不存储用于所述中央处理单元或所述一个或多个外围设备的流水线寄存器信息。7.根据权利要求1所述的计算设备装置，其中所述中央处理单元和所述功率管理单元被配置为响应于所述检测到所述功率恢复或所述唤醒要求而不自动触发冷启动初始化过程的执行。8.根据权利要求1所述的计算设备装置，其中所述非易失性存储器控制器被配置为通过存储所述中央处理单元的程序计数器、堆栈指针、状况寄...

【专利技术属性】
技术研发人员：M·茨韦格，S·C·巴特林，S·汉纳，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US