解码方法、存储器存储装置及存储器控制电路单元制造方法及图纸

本发明专利技术提供一种解码方法、存储器存储装置及存储器控制电路单元。此解码方法包括：从可重写非易失性存储器模块的多个第一存储单元读取第一数据；基于第一解码条件对所述第一数据执行第一解码操作；以及若所述第一解码操作符合第一预设状态，基于第二解码条件对所述第一数据执行第二解码操作，其中基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。借此，可提升存储器存储装置的解码效率。

Decoding method, memory storage device and memory control circuit unit

The invention provides a decoding method, a memory storage device and a memory control circuit unit. Including this decoding method: from the first non rewritable storage unit non-volatile memory module reads the first data; based on the first decoding conditions on the implementation of the first decoding operation the first data; and if the first decoding operation in accordance with the first preset state, second decoding condition performs second decoding operation on the first data based on the precise degree is higher than that of the second bit error decoding condition positioning based on the first data in the first decoded location based on the first data in the error bit rigor. Thereby, the decoding efficiency of the memory storage device can be improved.

【技术实现步骤摘要】
解码方法、存储器存储装置及存储器控制电路单元
本专利技术是有关于一种解码技术，且特别是有关于一种解码方法、存储器存储装置及存储器控制电路单元。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可重写非易失性存储器模块(例如，快速存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种便携式多媒体装置中。一般来说，存储器装置会内建有一或多种解码机制，其用以更正从存储器装置读取的数据中可能具有的错误。例如，此些解码机制可能包括比特翻转(Bit-Flipping)演算法、最小-总合(Min-Sum)演算法及总和-乘积(Sum-Product)演算法等解码演算法。在存储器装置出厂时，存储器装置内建的解码演算法会被配置为使用最佳化的操作参数。但是，随着存储器装置的使用时间和/或使用频率增加，存储器装置的通道状态也会发生变化。若存储器装置的通道状态变化太大，即便使用最佳化的操作参数也往往导致存储器装置的解码效率低落。
技术实现思路
本专利技术提供一种解码方法、存储器存储装置及存储器控制电路单元，可提升存储器存储装置的解码效率。本专利技术的一范例实施例提供一种解码方法，其用于包括多个存储单元的可重写非易失性存储器模块，所述解码方法包括：从所述多个存储单元中的多个第一存储单元读取第一数据；基于第一解码条件对所述第一数据执行第一解码操作；以及若所述第一解码操作符合第一预设状态，基于第二解码条件对所述第一数据执行第二解码操作，其中基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。在本专利技术的一范例实施例中，所述解码方法还包括：若所述第一解码操作符合第二预设状态，基于第三解码条件对所述第一数据执行第三解码操作，其中基于所述第三解码条件定位所述第一数据中的所述错误比特的严谨度低于基于所述第一解码条件定位所述第一数据中的所述错误比特的所述严谨度。在本专利技术的一范例实施例中，所述的解码方法还包括：若所述第一解码条件符合阶段条件，计数所述第一解码操作的迭代计数值；以及若所述迭代计数值符合计数条件，判定所述第一解码操作符合所述第一预设状态。在本专利技术的一范例实施例中，所述的解码方法还包括：若所述第一解码条件不符合所述阶段条件且所述第一解码操作所翻转的比特的总数符合数目条件，判定所述第一解码操作符合所述第二预设状态。在本专利技术的一范例实施例中，所述的解码方法还包括：从第一候选计数条件与第二候选计数条件中选择所述计数条件，其中所述第一候选计数条件对应于第一计数值，所述第二候选计数条件对应于第二计数值，并且所述第一计数值不同于所述第二计数值。在本专利技术的一范例实施例中，所述的解码方法还包括：从第一候选解码条件与第二候选解码条件中选择所述第二解码条件，其中基于所述第一候选解码条件定位数据中的错误比特的严谨度高于基于所述第二候选解码条件定位所述数据中的所述错误比特的严谨度。在本专利技术的一范例实施例中，所述的解码方法还包括：对所述第一数据执行奇偶检查操作以获得所述第一数据的校验子总合；若所述校验子总合小于预设值，将所述第一数据中的比特的错误权重值从第一错误权重值减少为第二错误权重值；以及若所述第二错误权重值大于对应于所述第一解码条件的翻转门槛值，在所述第一解码操作中翻转所述比特。本专利技术的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可重写非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可重写非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可重写非易失性存储器模块，所述存储器控制电路单元用以发送读取指令序列，其中所述读取指令序列指示从所述多个存储单元中的多个第一存储单元读取第一数据，所述存储器控制电路单元还用以基于第一解码条件对所述第一数据执行第一解码操作，若所述第一解码操作符合第一预设状态，所述存储器控制电路单元还用以基于第二解码条件对所述第一数据执行第二解码操作，其中基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。在本专利技术的一范例实施例中，若所述第一解码操作符合第二预设状态，所述存储器控制电路单元还用以基于第三解码条件对所述第一数据执行第三解码操作，其中基于所述第三解码条件定位所述第一数据中的所述错误比特的严谨度低于基于所述第一解码条件定位所述第一数据中的所述错误比特的所述严谨度。在本专利技术的一范例实施例中，若所述第一解码条件符合阶段条件，所述存储器控制电路单元还用以计数所述第一解码操作的迭代计数值，若所述迭代计数值符合计数条件，所述存储器控制电路单元判定所述第一解码操作符合所述第一预设状态。在本专利技术的一范例实施例中，若所述第一解码条件不符合所述阶段条件且所述第一解码操作所翻转的比特的总数符合数目条件，所述存储器控制电路单元判定所述第一解码操作符合所述第二预设状态。在本专利技术的一范例实施例中，所述存储器控制电路单元还用以从第一候选计数条件与第二候选计数条件中选择所述计数条件，其中所述第一候选计数条件对应于第一计数值，所述第二候选计数条件对应于第二计数值，并且所述第一计数值不同于所述第二计数值。在本专利技术的一范例实施例中，所述存储器控制电路单元还用以从第一候选解码条件与第二候选解码条件中选择所述第二解码条件，其中基于所述第一候选解码条件定位数据中的错误比特的严谨度高于基于所述第二候选解码条件定位所述数据中的所述错误比特的严谨度。在本专利技术的一范例实施例中，所述存储器控制电路单元还用以对所述第一数据执行奇偶检查操作以获得所述第一数据的校验子总合，若所述校验子总合小于预设值，所述存储器控制电路单元还用以将所述第一数据中的比特的错误权重值从第一错误权重值减少为第二错误权重值，若所述第二错误权重值大于对应于所述第一解码条件的翻转门槛值，所述存储器控制电路单元还用以在所述第一解码操作中翻转所述比特。本专利技术的另一范例实施例提供一种存储器控制电路单元，其用以控制包括多个存储单元的可重写非易失性存储器模块，所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可重写非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，所述存储器管理电路用以发送读取指令序列，其中所述读取指令序列指示从所述多个存储单元中的多个第一存储单元读取第一数据，所述错误检查与校正电路用以基于第一解码条件对所述第一数据执行第一解码操作，若所述第一解码操作符合第一预设状态，所述错误检查与校正电路还用以基于第二解码条件对所述第一数据执行第二解码操作，其中所述错误检查与校正电路基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于所述错误检查与校正电路基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。在本专利技术的一范例实施例中，若所述第一解码操作符合第二预设状态，所述错误检查与校正电路还用以基于第三解码条件对所述第一数据执行第三解码操作，其中所述错本文档来自技高网...

【技术保护点】
一种解码方法，用于包括多个存储单元的可重写非易失性存储器模块，其特征在于，所述解码方法包括：从所述多个存储单元中的多个第一存储单元读取第一数据；基于第一解码条件对所述第一数据执行第一解码操作；以及若所述第一解码操作符合第一预设状态，基于第二解码条件对所述第一数据执行第二解码操作，其中基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。

【技术特征摘要】
1.一种解码方法，用于包括多个存储单元的可重写非易失性存储器模块，其特征在于，所述解码方法包括：从所述多个存储单元中的多个第一存储单元读取第一数据；基于第一解码条件对所述第一数据执行第一解码操作；以及若所述第一解码操作符合第一预设状态，基于第二解码条件对所述第一数据执行第二解码操作，其中基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。2.根据权利要求1所述的解码方法，其特征在于，还包括：若所述第一解码操作符合第二预设状态，基于第三解码条件对所述第一数据执行第三解码操作，其中基于所述第三解码条件定位所述第一数据中的所述错误比特的严谨度低于基于所述第一解码条件定位所述第一数据中的所述错误比特的所述严谨度。3.根据权利要求2所述的解码方法，其特征在于，还包括：若所述第一解码条件符合阶段条件，计数所述第一解码操作的迭代计数值；以及若所述迭代计数值符合计数条件，判定所述第一解码操作符合所述第一预设状态。4.根据权利要求3所述的解码方法，其特征在于，还包括：若所述第一解码条件不符合所述阶段条件且所述第一解码操作所翻转的比特的总数符合数目条件，判定所述第一解码操作符合所述第二预设状态。5.根据权利要求3所述的解码方法，其特征在于，还包括：从第一候选计数条件与第二候选计数条件中选择所述计数条件，其中所述第一候选计数条件对应于第一计数值，所述第二候选计数条件对应于第二计数值，并且所述第一计数值不同于所述第二计数值。6.根据权利要求1所述的解码方法，其特征在于，还包括：从第一候选解码条件与第二候选解码条件中选择所述第二解码条件，其中基于所述第一候选解码条件定位数据中的错误比特的严谨度高于基于所述第二候选解码条件定位所述数据中的所述错误比特的严谨度。7.根据权利要求1所述的解码方法，其特征在于，还包括：对所述第一数据执行奇偶检查操作以获得所述第一数据的校验子总合；若所述校验子总合小于预设值，将所述第一数据中的比特的错误权重值从第一错误权重值减少为第二错误权重值；以及若所述第二错误权重值大于对应于所述第一解码条件的翻转门槛值，在所述第一解码操作中翻转所述比特。8.一种存储器存储装置，其特征在于，包括：连接接口单元，用以连接至主机系统；可重写非易失性存储器模块，包括多个存储单元；以及存储器控制电路单元，连接至所述连接接口单元与所述可重写非易失性存储器模块，所述存储器控制电路单元用以发送读取指令序列，其中所述读取指令序列指示从所述多个存储单元中的多个第一存储单元读取第一数据，所述存储器控制电路单元还用以基于第一解码条件对所述第一数据执行第一解码操作，若所述第一解码操作符合第一预设状态，所述存储器控制电路单元还用以基于第二解码条件对所述第一数据执行第二解码操作，其中基于所述第二解码条件定位所述第一数据中的错误比特的严谨度高于基于所述第一解码条件定位所述第一数据中的所述错误比特的严谨度。9.根据权利要求8所述的存储器存储装置，其特征在于，若所述第一解码操作符合第二预设状态，所述存储器控制电路单元还用以基于第三解码条件对所述第一数据执行第三解码操作，其中基于所述第三解码条件定位所述第一数据中的所述错误比特的严谨度低于基于所述第一解码条件定位所述第一数据中的所述错误比特的所述严谨度。10.根据权利要求9所述的存储器存储装置，其特征在于，若所述第一解码条件符合阶段条件，所述存储器控制电路单元还用以计数所述第一解码操作的迭代计数值，若所述迭代计数值符合计数条件，所述存储器控制电路单元判定所述第一解码操作符合所述第一预设状态。11.根据权利要求10所述的存储器存储装置，其特征在于，若所述第一解码条件不符合所述阶段条件且所述第一解码操作所翻转的比特的总数符合数目条件，所述存储器控制电路单元判定所述第一解码操作符合所述第二预设状态。12.根据权利要求10所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以从第一候选计数条件与第二候选计数条件...

【专利技术属性】
技术研发人员：林玉祥，严绍维，杨政哲，赖国欣，
申请(专利权)人：合肥兆芯电子有限公司，
类型：发明
国别省市：安徽,34