一种速率自适应的存储器接口电路制造技术

本发明专利技术公开了一种速率自适应的存储器接口电路，通过发送速率控制模块实现的是根据各通道的发送速率而产生的发送控制信号，本发明专利技术采用发送速率控制模块实现了通信链路的发送速自适应，发送速率灵活可配置由于固定速率的接口，采用分时复用的方法最大化COMI接口的效率及数据吞吐率，本发明专利技术能够同时应用在各个通信链路和内部存储器之间。

A rate adaptive memory interface circuit

The invention discloses a rate adaptive memory interface circuit, the sending rate control module sends a control signal according to the transmission rate of each channel and produce, the invention adopts the sending rate control module realizes the transmission speed adaptive communication link, the sending rate of configurable interface due to the fixed rate, the efficiency and the data throughput time division multiplexing method to maximize the COMI interface, the invention can also used in communication between each link and the internal memory.

【技术实现步骤摘要】
一种速率自适应的存储器接口电路
本专利技术属于接口电路领域，具体涉及一种速率自适应的存储器接口电路。
技术介绍
一般的总线控制类器件都带有外置的存储器接口，是由于总线控制器的内部存储空间有限，故通过提供外部置的存储器接口与单片的存储器相连接的方式扩展内部的存储空间进行数据的收发。比如1553B总线控制器的透明模式就提供一种外置存储器的接口，不过由于1553B总线速率固定，故该接口只提供固定的速率。
技术实现思路
本专利技术的目的在于克服上述不足，提供一种速率自适应的存储器接口电路，发送速率灵活可配置。为了达到上述目的，本专利技术包括接收内部通道信号的内部接收同步电路，以及接收发送速率控制模块信号的接口控制电路，内部接收同步电路的信号发送至若干接收处理模块，所有接收处理模块的信号发送至第一输出逻辑单元，第一输出逻辑单元的信号通过第三输出逻辑单元发送至存储器接口；所述几口控制电路的信号发送至若干发送处理模块，所有发送处理模块的信号发送至第二输出逻辑单元，第二输出逻辑电源的信号通过第三输出逻辑单元发送至存储器接口，所有发送处理模块的输出信号依次通过通道X发送控制模块和内部发送同步电路后发送至内部通道。所述接口控制电路通过ch1_rx_en、ch2_rx_en、……、chn_rx_en连接与其对应的接收处理模块，通过ch1_tx_en、ch2_tx_en、……、chn_tx_en连接与其对应的发送处理模块，接口控制电路的复位和COMI接口空闲时处于idle状态，当ch1_rx状态中ch1_rx_en使能，COMI接口使用权调度给通道1接收处理模块，ch1_tx状态中ch1_tx_en使能，COMI接口使用权调度给通道1发送处理模块，同理，chn_rx状态中chn_rx_en使能，COMI接口使用权调度给通道n接收处理模块，chn_tx状态中chn_tx_en使能，COMI接口使用权调度给通道n发送处理模块，在chn_rx或者chn_tx的状态中如果通道不需要COMI后立刻释放使用权，如果有通道需要占用COMI跳转至通道1发送处理模块或通道1接收处理模块，如果无COMI使用请求则跳转至idle。所述接口控制电路中，chx_tx和chx_rx状态根据各通信链路的请求和使用优先级判断下一状态哪个通信链路将占用COMI接口，如果只有一个请求则直接跳转至请求部分，如果同时有多个请求则遵循接收优先于发送，通道1优先于通道2，通道2优先于通道3......通道n-1优先于通道n的原则进行仲裁判断。所述发送速率控制模块包括发送开始同步模块，发送开始同步模块连接通道1发送速率控制模块、通道2发送速率控制模块、……、通道n发送速率控制模块。与现有技术相比，本专利技术通过发送速率控制模块实现的是根据各通道的发送速率而产生的发送控制信号，本专利技术采用发送速率控制模块实现了通信链路的发送速自适应，发送速率灵活可配置由于固定速率的接口，采用分时复用的方法最大化COMI接口的效率及数据吞吐率，本专利技术能够同时应用在各个通信链路和内部存储器之间。附图说明图1为本专利技术适用范围示意图；图2为本专利技术的原理框图；图3为本专利技术的控制状态机迁徙示意图；图4为本专利技术的控制子状态机迁徙示意图；图5为本专利技术的发送速率控制模块电路原理框图；图6为本专利技术的发送速率同步计数模块电路原理框图；图7为本专利技术的发送开始同步模块逻辑示意图；图8为本专利技术的经过图5中发送开始同步模块处理后的各通道发送速率计数启动信号时序图；图9为本专利技术的同步模块实现电路原理图；图10为本专利技术的通道X发送控制模块电路原理框图；图11为本专利技术的发送处理模块逻辑示意图；图12为本专利技术的接收处理模块逻辑示意图。具体实施方式下面结合附图对本专利技术做进一步说明。参见图1和图2，本专利技术包括接收内部通道信号的内部接收同步电路，以及接收发送速率控制模块信号的接口控制电路，内部接收同步电路的信号发送至若干接收处理模块，所有接收处理模块的信号发送至第一输出逻辑单元，第一输出逻辑单元的信号通过第三输出逻辑单元发送至存储器接口；所述几口控制电路的信号发送至若干发送处理模块，所有发送处理模块的信号发送至第二输出逻辑单元，第二输出逻辑电源的信号通过第三输出逻辑单元发送至存储器接口，所有发送处理模块的输出信号依次通过通道X发送控制模块和内部发送同步电路后发送至内部通道。本专利技术的适应范围是串行通信总线控制器件。多通道指的就是多个通信链路。本专利技术就是总线控制器上的存储器接口模块，该模块可实现对外部存储器(本专利技术中简称RAM)的一个读写访问。通过对RAM的写访问将通信链路上接收的数据写入RAM上的指定区域。通过读RAM将指的区域的数据通过总线控制器发到通信链路上。各通信链路对存储器接口(本专利技术中简称COMI)进行分时复用。本专利技术适用于COMI的数据吞吐率大于或者等于通信链路的数据吞吐率。如果每个链路的数据速率为1bps～100bps可配置，共有4个通信链路；COMI的数据宽度为32bit，且COMI时钟大于或者等于50MHz时，则可采用本专利技术实现的接口电路。虽然外置存储器的接口速率较串行链路通道较低，但是由于串行链路通道的数据位宽为1bit，而存储器接口根据数据线的位宽的数据吞吐率要大于通信链路。参见图3，为接口控制电路的主状态机，由图可见复位和COMI接口空闲时处于idle状态。如果有任何通道请求COMI接口时跳转至图中chx_tx_chx_rx的子状态机中，在1中判断是哪个链路请求使用COMI接口，根据请求及优先级跳转至相应的状态ch1_rx(通道1接收)、ch2_rx(通道2接收)、chn_rx(通道n接收)、ch1_tx(通道1发送)、ch2_tx(通道2发送)或者chn_tx(通道n发送)。ch1_rx状态中ch1_rx_en使能，COMI接口使用权调度给通信链路1的接收部分。ch1_tx状态中ch1_tx_en使能，COMI接口使用权调度给通信链路1的发送部分。同理，chn_rx状态中chn_rx_en使能，COMI接口使用权调度给通信链路n的接收部分。chn_tx状态中chn_tx_en使能，COMI接口使用权调度给通信链路n的发送部分。在chn_rx或者chn_tx的状态中如果通道不需要COMI后立刻释放使用权，如果有通道需要占用COMI跳转至通道1，如果无COMI使用请求则跳转至idle。参见图4，为接口控制电路的子状态机，由图可见在chx_tx_chx_rx状态根据各通信链路的请求和使用优先级判断下一状态哪个通信链路将占用COMI接口，如果只有一个请求则直接跳转至请求部分，如果同时有多个请求则遵循接收优先于发送，通道1优先于通道2，通道2优先于通道3......通道n-1优先于通道n的原则进行仲裁判断。注意在chx_tx_chx_rx状态不会跳转只idle状态，该状态下意味着有通道请求COMI还未得到使用权。只有在所有的通道都不请求COMI时才会回到idle状态。参见图5，为发送链路控制模块的内部结构示意图，有一个发送开始同步模块和n个通道发送速率控制模块组成。发送开始同步模块是将所有请求COMI接口的启动信号同步为按照1、2、3…n的顺序启动的信号。如果不是所有的通道都请求COMI接口则按照从小到的顺序，依次启动。通道本文档来自技高网...

【技术保护点】
一种速率自适应的存储器接口电路，其特征在于，包括接收内部通道信号的内部接收同步电路，以及接收发送速率控制模块信号的接口控制电路，内部接收同步电路的信号发送至若干接收处理模块，所有接收处理模块的信号发送至第一输出逻辑单元，第一输出逻辑单元的信号通过第三输出逻辑单元发送至存储器接口；所述几口控制电路的信号发送至若干发送处理模块，所有发送处理模块的信号发送至第二输出逻辑单元，第二输出逻辑电源的信号通过第三输出逻辑单元发送至存储器接口，所有发送处理模块的输出信号依次通过通道X发送控制模块和内部发送同步电路后发送至内部通道。

【技术特征摘要】
1.一种速率自适应的存储器接口电路，其特征在于，包括接收内部通道信号的内部接收同步电路，以及接收发送速率控制模块信号的接口控制电路，内部接收同步电路的信号发送至若干接收处理模块，所有接收处理模块的信号发送至第一输出逻辑单元，第一输出逻辑单元的信号通过第三输出逻辑单元发送至存储器接口；所述几口控制电路的信号发送至若干发送处理模块，所有发送处理模块的信号发送至第二输出逻辑单元，第二输出逻辑电源的信号通过第三输出逻辑单元发送至存储器接口，所有发送处理模块的输出信号依次通过通道X发送控制模块和内部发送同步电路后发送至内部通道。2.根据权利要求1所述的一种速率自适应的存储器接口电路，其特征在于，所述接口控制电路通过ch1_rx_en、ch2_rx_en、……、chn_rx_en连接与其对应的接收处理模块，通过ch1_tx_en、ch2_tx_en、……、chn_tx_en连接与其对应的发送处理模块，接口控制电路的复位和COMI接口空闲时处于idle状态，当ch1_rx状态中ch1_rx_en使能，COMI接口使用权调度给通道1接收处理模块，ch1_tx状态中ch1_tx_en使能...

【专利技术属性】
技术研发人员：刘欢，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：陕西,61