用于存储器接口中的延迟控制的方法和设备技术

本文描述了用于延迟控制的系统和方法。在一个实施例中，延迟系统包括第一延迟电路，该第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新电压偏置，其中该电压偏置控制第二延迟电路的延迟。该延迟系统还包括被配置成调整第一延迟电路的更新速率的更新控制器。例如，更新控制器可以基于纳入该延迟系统的存储器接口的定时要求来调整更新速率。在定时要求较放松时可以减小更新速率以降低功率，而在定时要求较严格时可以增大更新速率。

【技术实现步骤摘要】
【国外来华专利技术】用于存储器接口的可编程功率背景领域本公开的各方面一般涉及存储器，更具体地涉及用于存储器接口的可编程功率。
技术介绍
芯片可以包括用于将该芯片上的电路(例如，存储器控制器)与外部存储器设备(诸如双倍数据率动态随机存取存储器(DDRDRAM))对接的存储器接口。该存储器接口可以包括用于调整存储器接口中的信号(例如，数据信号)的定时的延迟电路。例如，存储器接口可以包括延迟电路以补偿数据信号之间的偏斜(例如，由于存储器接口与外部存储器设备之间的数据线的长度失配所引起的偏斜)。在另一示例中，存储器接口可以包括延迟电路以使得用于数据采样的数据选通信号集中在数据信号的转变之间。概述以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或更多个实施例的一些概念以作为稍后给出的更加具体的说明之序。根据一方面，本文描述了一种延迟系统。该延迟系统包括第一延迟电路，该第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新该电压偏置，其中该电压偏置控制第二延迟电路的延迟。该延迟系统还包括被配置成调整第一延迟电路的更新速率的更新控制器。第二方面涉及一种用于延迟控制的方法。该方法包括向延迟电路提供电压偏置，其中该电压偏置控制该延迟电路的延迟。该方法还包括以一更新速率来更新电压偏置，以及调整该更新速率。第三方面涉及一种用于延迟控制的设备。该设备包括用于向延迟电路提供电压偏置的装置，其中该电压偏置控制该延迟电路的延迟。该设备还包括用于以一更新速率来更新电压偏置的装置，以及用于调整该更新速率的装置。第四方面涉及一种存储器接口。该存储器接口包括被配置成延迟信号的第一延迟电路，其中该信号包括数据信号和数据选通信号中的一者。该存储器接口还包括第二延迟电路，该第二延迟电路被配置成向第一延迟电路提供电压偏置并且以一更新速率来更新该电压偏置，其中该电压偏置控制第一延迟电路的延迟。该存储器接口进一步包括被配置成调整第二延迟电路的更新速率的更新控制器。为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或更多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。附图简述图1示出了用于与外部存储器设备对接的存储器接口的示例。图2是解说数据信号与数据选通之间的定时的示例的时序图。图3示出了根据本公开的一实施例的主从架构的示例。图4示出了根据本公开的一实施例的从延迟电路的示例。图5示出了根据本公开的一实施例的主延迟电路的示例。图6示出了根据本公开的一实施例的时钟延迟电路的示例。图7示出了根据本公开的一实施例的具有可编程功率的主延迟电路。图8是解说根据本公开的一实施例的其中每两个时钟周期更新电压偏置的示例的时序图。图9是解说根据本公开的一实施例的其中每四个时钟周期更新电压偏置的示例的时序图。图10是解说根据本公开的一实施例的其中每四个时钟周期更新电压偏置的另一示例的时序图。图11示出根据本公开的一实施例的更新电路的示例性实现。图12是解说根据本公开的一实施例的环路锁定的示例的时序图。图13示出了根据本公开的另一实施例的从延迟电路的示例性实现。图14A和14B示出了通过图13的从延迟电路的不同延迟路径的示例。图15示出了根据本公开的一实施例的具有压控延迟的与非门的示例性实现。图16示出了根据本公开的另一实施例的主延迟电路的示例性实现。图17示出了根据本公开的另一实施例的时钟延迟电路的示例性实现。图18是解说根据本公开的一实施例的时钟延迟电路的第一延迟级和第二延迟级的输出的时序图。图19示出了根据本公开的一实施例的计数电路的示例性实现。图20示出了根据本公开的一实施例的重置逻辑的示例性实现。图21示出了根据本公开的另一实施例的更新电路的示例性实现。图22是解说根据本公开的一实施例的用于延迟控制的方法的流程图。详细描述以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。芯片可以包括用于将该芯片上的电路(例如，存储器控制器)与外部存储器设备(诸如DDRDRAM)对接的存储器接口。图1示出了用于使芯片与外部存储器设备(未示出)对接的示例性存储器接口100。存储器接口100包括第一多个触发器115(1)-115(n)、第一多个去偏斜电路120(1)-120(n)、第二多个触发器135(1)-135(n)、第二多个去偏斜电路145(1)-145(n)、第一延迟电路125、以及第二延迟电路140。在写操作期间，第一多个触发器115(1)-115(n)并行地接收多个数据信号117(1)-117(n)。每个触发器115(1)-115(n)还接收数据选通信号119，该数据选通信号119可以是具有传入数据信号117(1)-117(n)的频率的一半频率的周期性信号。每个触发器115(1)-115(n)在数据选通信号119的上升沿和下降沿上捕捉来自相应数据信号117(1)-117(n)的数据比特，并且将捕捉到的数据比特输出至相应的去偏斜电路120(1)-120(n)，以下更详细地描述去偏斜电路。数据选通信号119还被输入至第一延迟电路125。在第一延迟电路125之前，数据选通信号119的边沿与触发器115(1)-115(n)的输出数据信号118(1)-118(n)的转变大致对齐。这是因为每个触发器115(1)-115(n)在数据选通信号119的上升沿和下降沿上捕捉相应输出数据信号118(1)-118(n)的数据比特。第一延迟电路125使数据选通信号119延迟四分之一周期，以使得经延迟数据选通信号121的边沿大致集中在输出数据信号118(1)-118(n)的转变之间。图2示出了输出数据信号118之一与数据选通信号119之间的定时关系的简化示例。在这一示例中，数据选通信号119的上升沿220和下降沿222与输出数据信号118的转变210大致对齐。在被延迟四分之一周期(T/4)之后，数据选通信号121的上升沿220和下降沿222大致集中在输出数据信号118的转变210之间，如图2中所示。存储器设备在数据选通信号121的边沿处对数据信号进行采样。使数据选通信号121的边沿集中在数据信号的转变之间有助于确保存储器设备在数据信号的有效数据窗内对该数据信号进行采样。每个去偏斜电路120(1)-120(n)将少量延迟添加至相应的数据信号118(1)-118(n)以补偿从存储器接口100行至存储器设备(例如，DDRDRAM)的数据信号之间的偏斜。该偏斜可能是由于用于将数据信号传输至存储器设备的线的长度失配和/或另一原因所引起的。在被相应的去偏斜电路120(1)-120(n)延迟之后，每个输出数据信号在相应的双向数据本文档来自技高网...

【技术保护点】
一种延迟系统，包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，其中所述电压偏置控制所述第二延迟电路的延迟；以及更新控制器，所述更新控制器被配置成调整所述第一延迟电路的所述更新速率。

【技术特征摘要】
【国外来华专利技术】2014.06.06 US 14/298,7301.一种延迟系统，包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，其中所述电压偏置控制所述第二延迟电路的延迟；以及更新控制器，所述更新控制器被配置成调整所述第一延迟电路的所述更新速率。2.如权利要求1所述的延迟系统，其特征在于，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述更新速率。3.如权利要求2所述的延迟系统，其特征在于，所述更新控制器被配置成在所述信号的所述数据率大致等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率大致等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。4.如权利要求1所述的延迟系统，其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率大致等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。5.如权利要求4所述的延迟系统，其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率大致等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率大致等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。6.如权利要求1所述的延迟系统，其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期；压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量；相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差；以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。7.如权利要求6所述的延迟系统，其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。8.如权利要求7所述的延迟系统，其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率大致等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率大致等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。9.如权利要求1所述的延迟系统，其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。10.一种用于延迟控制的方法，包括：向延迟电路提供电压偏置，其中所述电压偏置控制所述延迟电路的延迟；以一更新速率来更新所述电压偏置；以及调整所述更新速率。11.如权利要求10所述的方法，其特征在于，调整所述更新速率包括基于被所述延迟电路延迟的信号的数据率来调整所述更新速率。12.如权利要求11所述的方法，其特征在于，调整所述更新速率包括：在所述信号的所述数据率大致等于第一数据率的情况下将所述更新速率设置为第一更新速率；以及在所述信号的所述数据率大致等于第二数据率的情况下将所述更新速率设置为第二更新速率；其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。13.如权利要求10所述的方法，其特征在于，更新所述电压偏置包括基于参考时钟来更新所述电压偏置，所述更新速率大致等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且调整所述更新速率包括调整N。14.如权利要求13所述的方法，其特征在于，调整所述更新速率包括：在由所述延迟电路延迟的信号的数据率大致等于第一数据率的情况下将N设置为第一值；以及在所述信号的所述数据率大致等于第二数据率的情况下将N设置为第二值；其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。15.如权利要求10所述的方法，其特征在于，更新所述电压偏置包括：针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期；将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量；针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差；以及基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。16.如权利要求10所述的方法，其特征在于，进一步包括：向所述延迟电路提...

【专利技术属性】
技术研发人员：J·C·迪范德佛，Y·C·程，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US