半导体器件和半导体系统技术方案

一种半导体系统可以包括第一半导体器件，被配置成输出命令、地址和数据。半导体系统可以包括第二半导体器件，被配置成在写入操作中，当数据的位中只有一位为不同的逻辑电平时转换数据的逻辑电平组合，以及响应于命令和地址来储存数据。

Semiconductor device and semiconductor system

A semiconductor system may include a first semiconductor device configured to output commands, addresses, and data. The system can include a second semiconductor semiconductor device is configured in a write operation, when the data bits in only one for a different logic usually data conversion logic level combination, and in response to the command and address to store data.

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年10月27日向韩国知识产权局提交的申请号为10-2015-0149657的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言涉及一种半导体器件和半导体系统，并且更具体地，涉及通过转换其逻辑电平组合来输入和输出数据的半导体器件和半导体系统。
技术介绍
通常，半导体器件包括多个存储单元。包括存储单元的半导体器件可以执行写入操作和读取操作，以将数据储存在存储单元中，以及将储存在存储单元中的数据输出至外部。可以根据来自控制器的控制来执行写入操作或者读取操作。随着半导体系统趋向于更高的性能，被安装作为存储器的易失性存储器件(诸如DRAM)趋向于更高的操作速度和更高的集成度。因此，随着半导体工艺的发展，存储芯片的容量和操作速度正逐步地增大。随着半导体工艺变得更精细，存储芯片中的存储单元的尺寸以及传送数据或内部信号所通过的线宽正逐步地减小。以这种方式，随着设置在半导体器件中的存储单元的尺寸以及传送数据所通过的线宽减小，数据位之间的干扰增加。因此，需要致力于减小干扰现象，诸如由数据位之间的干扰所引起的码间串扰现象和通道间干扰现象。
技术实现思路
各种实施例针对一种半导体器件和半导体系统，其能够在数据的位中只有一位为不同的逻辑电平的情况下，转换数据的逻辑电平来写入数据，以及在读取操作中恢复数据的逻辑电平组合，由此减少数据位之间的干扰现象。此外，各种实施例针对一种半导体器件和半导体系统，其能够在数据的位中只有一位为不同的逻辑电平的情况下，通过转换数据的逻辑电平来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减少码间串扰现象和通道间干扰现象。在一个实施例中，半导体系统可以包括：第一半导体器件，被配置成输出命令、地址和数据；以及第二半导体器件，被配置成在写入操作中，响应于标志信号来转换数据的逻辑电平组合，以及响应于命令和地址来储存数据，所述标志信号在数据的位中只有一位为不同的逻辑电平的情况下被使能。在一个实施例中，半导体器件可以包括：数据输入/输出块，被配置成在写入操作中，将从外部输入的数据输出至输入/输出线，以及在读取操作中将加载在输入/输出线上的内部数据作为数据而输出；以及模式控制块，被配置成响应于在数据的位中只有一位为不同的逻辑电平的情况下被使能的标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，以及在读取操作中，通过恢复内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线。根据实施例，能够在数据的位中只有一位为不同的逻辑电平的情况下，通过转换数据的逻辑电平组合来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减小数据位之间的干扰现象。此外，根据实施例，能够在数据的位中只有一位为不同的逻辑电平的情况下，通过转换数据的逻辑电平组合来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减小干扰现象，诸如码间串扰现象和通道间干扰现象。附图说明图1为图示了根据一个实施例的半导体系统的配置的示例表示的框图。图2为图示了图1中所示的半导体系统中所包括的模式控制块的配置的示例表示的框图。图3为图示了图2中所示的模式控制块中所包括的模式检测电路的配置的示例表示的框图。图4为图示了图3中所示的模式检测电路中所包括的第一检测部的配置的示例表示的电路图。图5为图示了图3中所示的模式检测电路中所包括的第二检测部的配置的示例表示的电路图。图6为图示了图2中所示的模式控制块中所包括的模式转换电路的配置的示例表示的框图。图7为图示了图6中所示的模式转换电路中所包括的输入转换部的配置的示例表示的示图。图8为图示了图7中所示的输入转换部中所包括的第一转换部分的配置的示例表示的电路图。图9为图示了图6中所示的模式转换电路中所包括的输出转换部的配置的示例表示的示图。图10为图示了图9中所示的输出转换部中所包括的第二转换部分的配置的示例表示的电路图。图11为图示了应用了图1至图10中所示的半导体器件和半导体系统的电子系统的配置的示例表示的示图。具体实施方式在下文中，将通过各种示例性实施例，参照附图来描述半导体器件和半导体系统。参见图1，根据一个实施例的半导体系统可以包括：第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括：地址发生块10、数据输入/输出块20、模式控制块30、感测放大器40、存储区50、驱动器60以及标志信号储存块70。第一半导体器件1可以输出命令CS、RAS和CAS、第一地址至第N地址ADD<1:N>、以及第一数据至第四数据DQ<1:4>。第一半导体器件1可以接收第一数据至第四数据DQ<1:4>。命令CS、RAS和CAS可以经由传送地址、命令和数据中的至少一种的线来传送。此外，命令CS、RAS和CAS可以经由一个线而依次传送。命令CS可以被设定为用于选择执行数据输入/输出的半导体器件的命令或信号。命令RAS可以被设定为用于选通用于半导体器件的存储器的行路径的地址的命令或信号。命令CAS可以被设定为用于选通用于半导体器件的存储器的列路径的地址的命令或信号。第一地址至第N地址ADD<1:N>以及第一数据至第四数据DQ<1:4>的位数目可以根据实施例而设定成不同。第一半导体器件1可以被实现为用于控制第二半导体器件2的操作的控制器或者用于测试第二半导体器件2的测试设备。第一半导体器件1可以根据命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>来控制第二半导体器件2输入/输出第一数据至第四数据DQ<1:4>的操作。地址发生块10可以对命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解码，以及可以产生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。在命令CS和命令RAS输入的情况下，地址发生块10可以将第一地址至第N地址ADD<1:N>解码，以及产生第一行地址至第M行地址RAD<1:M>。在命令CS和命令CAS输入的情况下，地址发生块10可以将第一地址至第N地址ADD<1:N>解码，以及产生第一列地址至第K列地址CAD<1:K>。在写入操作中，数据输入/输出块20可以输入有第一数据至第四数据DQ<1:4>，以及将它们输出至第一输入/输出线至第四输入/输出线IO<1:4>。在读取操作中，数据输入/输出块20可以将加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一内部数据至第四内部数据ID<1:4>作为第一数据至第四数据DQ<1:4>输出。输入/输出第一数据至第四数据DQ<1:4>的第一输入/输出线至第四输入/输出线IO<1:4>可以被设定成与数据的位的数目相对应的各种数目，并且第一数据至第四数据DQ<1:4>可以经由第一输入/输出线至第四输入/输出线IO<1:4>本文档来自技高网...

【技术保护点】
一种半导体系统，包括：第一半导体器件，被配置成输出命令、地址和数据；以及第二半导体器件，被配置成在写入操作中，当数据的位中只有一位为不同的逻辑电平时转换数据的逻辑电平组合，以及响应于命令和地址来储存数据。

【技术特征摘要】
2015.10.27 KR 10-2015-01496571.一种半导体系统，包括：第一半导体器件，被配置成输出命令、地址和数据；以及第二半导体器件，被配置成在写入操作中，当数据的位中只有一位为不同的逻辑电平时转换数据的逻辑电平组合，以及响应于命令和地址来储存数据。2.根据权利要求1所述的半导体系统，其中，第二半导体器件被配置成响应于标志信号来转换数据的逻辑电平组合，其中当数据的位中只有一位为不同的逻辑电平时，所述标志信号被使能。3.根据权利要求1所述的半导体系统，其中，第二半导体器件在写入操作中，在数据的位中的两位或多个位处于相同的逻辑电平时储存数据，而不转换数据的逻辑电平组合。4.根据权利要求2所述的半导体系统，其中，第二半导体器件在读取操作中，响应于从标志信号产生的内部标志信号，通过恢复储存数据的逻辑电平组合来输出储存的数据。5.根据权利要求2所述的半导体系统，其中，第二半导体器件包括：地址发生块，被配置成将命令和地址解码，以及产生行地址和列地址；数据输入/输出块，被配置成在写入操作中将数据输出至输入/输出线，以及在读取操作中将加载在输入/输出线上的内部数据作为数据而输出；模式控制块，被配置成在写入操作中，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将加载在输入/输出线上的数据输出至全局线，以及在读取操作中，通过恢复内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线；感测放大器，被配置成在写入操作中，根据行地址和列地址而响应于加载在全局线上的数据来产生内部数据，以及在读取操作中将内部数据输出至全局线；以及存储区，被配置成在写入操作中，将内部数据储存在根据行地址和列地址而被选中的存储单元中，以及在读取操作中，输出储存在根据行地址和列地址而被选中的存储单元中的内部数据。6.根据权利要求5所述的半导体系统，其中，模式控制块包括：模式检测电路，被配置成检测加载在输入/输出线上的数据的逻辑电平组合，以及产
\t生标志信号；以及模式转换电路，被配置成在写入操作中，响应于标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将数据输出至全局线。7.根据权利要求6所述的半导体系统，其中，模式转换电路在读取操作中，响应于从标志信号产生的内部标志信号，通过转换内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线，或者将内部数据输出至输入/输出线。8.根据权利要求6所述的半导体系统，其中，模式检测电路包括：第一检测部，被配置成当加载在输入/输出线上的数据的位中只有一位为第一逻辑电平时，产生被使能的第一预标志信号；第二检测部，被配置成当加载在输入/输出线上的数据的位中只有一位为第二逻辑电平时，产生被使能的第二预标志信号；以及标志信号发生部，被配置成产生标志信号，在第一预标志信号和第二预标志信号中的任意一个被使能时所述标志信号被使能。9.根据权利要求6所述的半导体系统，其中，模式转换电路包括：输入转换部，被配置成在写入操作中，响应于标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将加载在输入/输出线上的数据输出至全局线；以及输出转换部，被配置成在读取操作中，响应于加载在标志线上的内部标志信号，通过转换内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线，或者将加载在全局线上的内部数据输出至输入/输出线。10.根据权利要求9所述的半导体系统，其中，输入转换部包括：第一转换部分，被配置成响应于标志信号，通过转换加载在输入/输出线上的数据的逻辑电平组合来产生输入数据；以及第一缓冲部分，被配置成响应于标志信号，缓冲加载在输入/输出线上的数据以及将缓冲的数据输出至全局线，或者缓冲输入数据以及将缓冲的输入数据输出至全局线。11.根据权利要求9所述的半导体系统，其中，输出转换部包括：第二转换部分，被配置成响应于内部标志信号，通过转换加载在全局线上的内部数据的逻辑电平组合来产生输出数据；以及第二缓冲部分，被配置成响应于内部标志信号，缓冲加载在全局线上的内部数据以
\t及将缓冲的内部数据输出至输入/输出线，或者缓冲输出数据以及将缓冲的输出数据输出至输入/输出线。12...

【专利技术属性】
技术研发人员：朴敏洙，金镇世，罗文烨，崔珉准，韩贤旭，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR