一种高速读写RAM的接口电路及方法技术

本发明专利技术介绍一种高速读写RAM的接口电路及方法,涉及到芯片仿真调试领域。本发明专利技术实现一个从设备的并行读写接口，包括数据总线和控制信号，控制信号包括时钟信号、读写信号、命令使能信号，接口电路包括IO接口模块、寄存器控制模块、RAM接口模块3部分组成，支持三种操作：配置地址操作、连续读RAM操作、连续写RAM操作。芯片仿真器通常采用RAM来仿真芯片的FLASH、EEPROM、ROM、RAM等存储器，本发明专利技术设计一种高速读写RAM的接口电路，可以加快芯片程序调试速度，提升开发效率。

【技术实现步骤摘要】

本专利技术涉及一种数据并行读写的接口电路，主要应用于芯片仿真调试领域，特别涉及高速读写RAM的接口电路及方法。
技术介绍
对于智能卡芯片，通常采用RAM来仿真芯片的FLASH、EEPROM、ROM、RAM等存储器，仿真芯片的调试接口对RAM的读写速度直接影响到调试速度。调试接口在仿真器中常采用JTAG、UART等串行接口实现，这些串行接口数据访问速度慢，对大容量存储器数据的访问速度需要提升。为实现动态、实时访问芯片存储器，有必要设计独立于CPU和存储器之间的读写通道，以方便仿真和快速调试。为解决此问题，本专利技术设计一种高速读写RAM的并行接口电路并提出实现。
技术实现思路
本专利技术所解决的技术问题是，如何设计一种高速读写RAM的接口电路。本专利技术采用多根数据总线的并行接口，在一个时钟周期可以读出更多的数据。本专利技术的接口电路，实现一个从设备的并行接口，包括数据总线IO_DATA和3个控制信号。数据总线信号个数(即数据总线位宽)，建议为字节的整数倍，根据实际电路接口信号线IO个数来确定，数据总线位宽越宽，对RAM读写速度越快，但对IO数要求越高。控制信号包括时钟信号I_CLK、读写信号I_R/W_n、命令使能信号I_CMD3个信号，与数据总线一起，通过特定的时序实现对RAM的高速访问。所述的接口电路包括：IO接口模块、寄存器控制模块、RAM接口模块三部分；各组件功能说明如下：IO接口模块，在读写信号I_R/W_n控制下实现IO_DATA的输入和输出功能，产生输入数据i_data和输出数据o_data；寄存器控制模块，实现对模式寄存器sfr_mode、高位地址寄存器sfr_addr_h、低位地址寄存器sfr_addr_l三个寄存器的写操作；模式寄存器用于记录当前的工作模式，高位地址寄存器存储访问RAM的高位地址，并产生RAM选择信号，实现对多块RAM的选择访问，低位地址寄存器存储访问RAM的低位地址，RAM的高位地址和RAM的低位地址一起组成访问RAM的地址信号ram_addr；设置sfr_mode要求在一个时钟周期完成，sfr_mode的长度不能大于数据总线IO_DATA位宽；sfr_addr_h和sfr_addr_l的长度，建议为字节的整数倍，例如设计为16bit，组成32bit地址ram_addr，可能访问4G的RAM容间，在一个或多个时钟周期完成这两个寄存器的设置。RAM接口模块，包括：时序接口模块，片选ram_ceb，地址ram_addr与数据ram_dout的选择逻辑，产生读写RAM接口的信号时序，实现对多个RAM的选择操作，并将读到的数据ram_dout通过IO接口模块输出到数据总线IO_DATA；各组件连接关系如下：I_R/W_n连接到IO接口模块，I_CLK、I_R/W_n、I_CMD连接到寄存器控制模块，I_CLK、I_R/W_n连接到RAM接口模块，IO接口模块输出的i_data连接到寄存器控制模块，IO接口模块输入的o_data连接到RAM接口模块；寄存器控制模块产生sfr_mode和通过I_CMD选择i_data产生的ram_data与RAM接口模块中的时序接口模块相连，寄存器控制模块产生sfr_addr_h、sfr_addr_l连接到RAM接口模块。本专利技术的接口电路，实现3种操作方式：配置地址操作、连续读RAM操作、连续写RAM操作。配置地址操作用于设置高位地址寄存器sfr_addr_h；连续读RAM操作和连续写RAM操作用于实现对RAM的读写。连续读RAM操作和连续写RAM操作，要先设置低位地址寄存器sfr_addr_l，再进行对RAM的连续读或写操作，每进行一次读或写操作，sfr_addr_l的值自动加一，而sfr_addr_h保持不变，sfr_addr_h只能通过配置地址操作改写。高位地址寄存器sfr_addr_h有两个功能，一个功能是产生RAM选择信号，在写RAM操作时选中一块或多块RAM，支持对多块RAM同时写相同数据的操作，在读RAM操作时每次只能选中一块RAM，通过更改高位地址寄存器实现对所有RAM轮询操作；；另一个功能是产生RAM的高位地址，将RAM操作的高位地址固定，连续读RAM操作和连续写RAM操作实现对低位地址存储空间的读写操作，不用频繁设置高位地址节省通讯和操作的时间。。本专利技术的接口电路，实现4种工作模式：ADDR模式、MEMRD模式、MEMWR模式、IDLE模式，当I_R/W_n为低电平且I_CMD为高电平时，在I_CLK上升沿将输入数据i_data写入模式寄存器sfr_mode实现模式切换。ADDR模式下执行“配置地址操作”，MEMRD模式下执行“连续读RAM操作”，MEMWR模式下执行“连续写RAM操作”，IDLE模式用于停止“连续读RAM操作”和停止“连续写RAM操作”，以便开始另一种操作方式。本专利技术的接口电路，实现一个带有时钟信号I_CLK的并行接口，在每一个I_CLK周期完成一次对RAM的读或写操作，支持连续读和连续写操作，通过调整I_CLK的频率和数据总线IO_DATA的位宽提升对RAM的读写速度。本专利技术的接口电路，实现一个带有读写信号I_R/W_n的并行接口，由主设备控制I_R/W_n通过IO接口模块实现IO_DATA读写操作，通讯过程不会产生IO_DATA上的电平冲突。I_R/W_n高电平表示读操作，低电平表示写操作，只有在“连续读RAM操作”读数据的周期I_R/W_n才会出现高电平。在I_CLK的下降沿I_R/W_n变为高电平，紧临的I_CLK的上升沿读取数据；主设备完成所有数据读出后，将I_R/W_n在I_CLK的下降沿设为低电平，之后接口电路停止对RAM的读操作。本专利技术的接口电路，实现一个带有命令使能信号I_CMD的并行接口，在I_R/W_n为低电平时，I_CLK采集I_CMD由高变低后才能启动一次操作；当I_R/W_n为低电平且I_CMD为高电平时，在I_CLK上升沿修改sfr_mode会终止当前的操作。本专利技术的一种高速读写RAM的方法，应用于本专利技术的接口电路，实现如下操作1)按以下步骤实现配置地址操作：步骤1，工作模式设置为ADDR模式；步骤2，按sfr_addr_h的数据长度分多次连续输入高位地址，要求先写入高字节，当最后一次写入后，sfr_addr_h自动更新，此后再输入数据无效。2)按以下步骤实现连续读RAM操作：步骤1，工作模式设置为MEMRD模式；步骤2，按sfr_addr_l的数据长度分多次连续输入低位地址，要求先写入高字节；步骤3，连续读出RAM数据；步骤4，工作模式设置为IDLE模式，终止当前操作。3)按以下步骤实现连续写RAM操作：步骤1，工作模式设置为MEMWR模式；步骤2，按sfr_addr_l的数据长度分多次连续输入低位地址，要求先写入高字节；步骤3，连续向RAM写入数据；步骤4，工作模式设置为IDLE模式，终止当前操作。附图说明图1是高速读写RAM的接口电路结构图。图2是配置地址操作时序图。图3是连续读RAM操作时序图。图4是连续写RAM操作时序图。具体实施方式下面结合附图对本专利技术接口电路进行详细说明。如图1所示,接口电路实现一个并行接口，包括3个输入控制信号I_CLK、I本文档来自技高网...

【技术保护点】
一种高速读写RAM的接口电路，其特征在于此电路实现一个从设备的并行接口，包括数据总线IO_DATA和控制信号，其中控制信号包括时钟信号I_CLK、读写信号I_R/W_n、命令使能信号I_CMD，所述的接口电路包括：IO接口模块、寄存器控制模块、RAM接口模块3部分；各组件功能说明如下：IO接口模块，在读写信号I_R/W_n控制下实现IO_DATA的输入和输出功能，产生输入数据i_data和输出数据o_data；寄存器控制模块，实现对模式寄存器sfr_mode、高位地址寄存器sfr_addr_h、低位地址寄存器sfr_addr_l三个寄存器的写操作；模式寄存器用于记录当前的工作模式，高位地址寄存器存储访问RAM的高位地址，并产生RAM选择信号，实现对多块RAM的选择访问，低位地址寄存器存储访问RAM的低位地址，RAM的高位地址和RAM的低位地址一起组成访问RAM的地址信号ram_addr；RAM接口模块，时序接口模块，片选ram_ceb、地址ram_addr与数据ram_dout的选择逻辑，产生读写RAM接口的信号时序，实现对多个RAM的选择操作，并将读到的数据ram_dout通过IO接口模块输出到数据总线IO_DATA；各组件连接关系如下：I_R/W_n连接到IO接口模块，I_CLK、I_R/W_n、I_CMD连接到寄存器控制模块，I_CLK、I_R/W_n连接到RAM接口模块，IO接口模块输出的i_data连接到寄存器控制模块，IO接口模块输入的o_data连接到RAM接口模块；寄存器控制模块产生sfr_mode和通过I_CMD选择i_data产生的ram_data与RAM接口模块中的时序接口模块相连，寄存器控制模块产生sfr_addr_h、sfr_addr_l连接到RAM接口模块。...

【技术特征摘要】
1.一种高速读写RAM的接口电路，其特征在于此电路实现一个从设备的并行接口，包括数据总线IO_DATA和控制信号，其中控制信号包括时钟信号I_CLK、读写信号I_R/W_n、命令使能信号I_CMD，所述的接口电路包括：IO接口模块、寄存器控制模块、RAM接口模块3部分；各组件功能说明如下：IO接口模块，在读写信号I_R/W_n控制下实现IO_DATA的输入和输出功能，产生输入数据i_data和输出数据o_data；寄存器控制模块，实现对模式寄存器sfr_mode、高位地址寄存器sfr_addr_h、低位地址寄存器sfr_addr_l三个寄存器的写操作；模式寄存器用于记录当前的工作模式，高位地址寄存器存储访问RAM的高位地址，并产生RAM选择信号，实现对多块RAM的选择访问，低位地址寄存器存储访问RAM的低位地址，RAM的高位地址和RAM的低位地址一起组成访问RAM的地址信号ram_addr；RAM接口模块，时序接口模块，片选ram_ceb、地址ram_addr与数据ram_dout的选择逻辑，产生读写RAM接口的信号时序，实现对多个RAM的选择操作，并将读到的数据ram_dout通过IO接口模块输出到数据总线IO_DATA；各组件连接关系如下：I_R/W_n连接到IO接口模块，I_CLK、I_R/W_n、I_CMD连接到寄存器控制模块，I_CLK、I_R/W_n连接到RAM接口模块，IO接口模块输出的i_data连接到寄存器控制模块，IO接口模块输入的o_data连接到RAM接口模块；寄存器控制模块产生sfr_mode和通过I_CMD选择i_data产生的ram_data与RAM接口模块中的时序接口模块相连，寄存器控制模块产生sfr_addr_h、sfr_addr_l连接到RAM接口模块。2.根据权利要求1所述的一种高速读写RAM的接口电路，其特征在于实现3种操作方式：配置地址操作、连续读RAM操作和连续写RAM操作，其中，配置地址操作用于设置高位地址寄存器sfr_addr_h；连续读RAM操作和连续写RAM操作用于实现对RAM的读写；连续读RAM操作和连续写RAM操作，要先设置低位地址寄存器sfr_addr_l，再进行对RAM的连续读或写操作，每进行一次读或写操作，sfr_addr_l的值自动加一。3.根据权利要求1所述的一种高速读写RAM的接口电路，其特征在于实现高位地址寄存器，高位地址寄存器有两个功能，一个功能是产生RAM选择信号，在写RAM操作时选中一块或多块RAM，支持对多块RAM同时写相同数据的操作，在读RAM操作时每次只能选...

【专利技术属性】
技术研发人员：张洪波，张晋文，赵满怀，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：北京;11