半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件。该器件包括具有设置在n+型碳化硅衬底的第一表面中的沟槽的n‑型层。n+型区和第一p型区设置在n‑型层和沟槽的侧面处。多个第二p型区设置在n‑型层处并与第一p型区隔开。栅极包括分别设置在沟槽处的第一栅极和从第一栅极延伸的多个第二栅极。源极设置在栅极上并与其绝缘。漏极设置在n+型碳化硅衬底的第二表面上。源极接触彼此隔开的多个第二p型区，在第二p型区中设置有n‑型层。

Semiconductor device and manufacturing method thereof

The present invention provides a semiconductor device. The device includes a n type layer is arranged on the first surface trench n+ type silicon carbide substrate in the. N+ type region and the first p type area is arranged on the side surface n type layer and the groove. More than second P area set up in the N type layer and spaced from the first p type region. The gate includes a first gate disposed at the trench and a plurality of second gates extending from the first gate. The source is disposed on the gate and is insulated from it. The drain is provided on the second surface of the n+ type silicon carbide substrate. The source contact multiple second P type region separated from each other, N type layer is arranged on the second P type region.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种包括碳化硅(SiC)的半导体器件及其制造方法。
技术介绍
典型地，当大量电流流动时，需要功率半导体器件具有低导通电阻或低饱和电压以在导电状态下减少功耗。进一步地，功率半导体器件在其p-型和n-型(PN)结处具有反方向的高压，该反方向的高压可以在功率半导体器件断开或在开关断开时被施加到功率半导体器件的两端以具有高击穿电压特性。当满足电和物理条件的各种功率半导体器件被封装在一个模块中时，包括在经封装的模块中的半导体器件的数量和其电气规格可以基于系统状况而改变。通常，三相功率半导体模块用于产生驱动电动机的洛伦兹力。具体地，三相功率半导体模块调节施加到电动机的电流和功率以确定电动机的驱动状态。虽然传统的硅绝缘栅双极晶体管(IGBT)和硅二极管已经被包括在并用于三相半导体模块中，但该三相半导体模块通常包括碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)和碳化硅二极管以使功耗最小化并提高其开关速度。当硅IGBT或碳化硅MOSFET被连接到独立的二极管时，需要多个导线用于连接。由于由多个导线产生寄生电容和电感，因此可能降低模块的开关速度。在本节中公开的上述信息仅用于增强对本专利技术背景的理解，并因此其可能包含没有形成在该国对本领域普通技术人员而言已知的现有技术的信息。
技术实现思路
本专利技术提供一种包括MOSFET区和二极管区的碳化硅(SiC)半导体器件。在本专利技术的示例性实施例中，半导体器件可以包括设置在n+型碳化硅衬底的第一表面中的n-型层，设置在n-型层中的沟槽以及设置在n-型层和沟槽的侧面处的n+型区和第一p型区。半导体器件可以还包括设置在n-型层并与第一p型区隔开的多个第二p型区。栅极可以包括设置在沟槽的第一栅极和从第一栅极延伸的多个第二栅极。源极可以设置在栅极上并可以与栅极绝缘。漏极可以设置在n+型碳化硅衬底的第二表面上。多个第二p型区可以彼此隔开。源极可以接触多个第二p型区且n-型层可以设置在多个第二p型区之间。多个第二栅极可以从第一栅极延伸至毗邻第一p型区的第二p型区的上部。半导体器件可以还包括设置在第一栅极和多个第二栅极下方的栅绝缘层。栅绝缘层可以设置在第一栅极和沟槽之间，以及在多个第二栅极和n+型区、第一p型区及毗邻第一p型区的第二p型区的上部之间。多个第二栅极可以彼此隔开。n-型层、第一p型区和多个第二p型区可以设置在多个第二栅极之间。肖特基电极可以接触到设置在多个第二栅极之间的n-型层、第一p型区和多个第二p型区。第一p型区可以围绕沟槽的角，并可以延伸到沟槽角的底面。本专利技术的示例性实施例提供一种半导体器件的制造方法，其可以包括：在n+型碳化硅衬底的第一表面上形成n-型层，通过将p离子注入到n-型层中形成彼此隔开的第一预备p型区和多个第二p型区，以及通过将n+离子注入到第一预备p型区中来形成预备n+型区。该方法可以还包括：通过蚀刻预备n+型区的一部分、第一预备p型区的一部分和n-型层的一部分来形成沟槽，通过将p离子注入到沟槽的侧面中来完成第一p型区，并通过将n+离子注入到沟槽的侧面中来完成n+型区。此外，所述方法可以包括：在n+型区、第一p型区和毗邻第一p型区的第二p型区上并在沟槽处形成栅绝缘层；在栅绝缘层上形成栅极；在栅极上形成氧化物层，在氧化物层和多个第二p型区上形成源极，和在n+型碳化硅衬底的第二表面上形成漏极。多个第二p型区可以彼此隔开，且源极可以在设置于多个第二p型区之间的n-型层上形成。栅极可以包括形成于沟槽内的第一栅极，和从第一栅极延伸的第二栅极，并且该第二栅极可以在与n+型区、第一p型区和毗邻第一p型区的第二p型区对应的部分中形成。具体地，第一p型区可以包括可以通过倾斜离子注入方法被注入的p离子。n+型区可以包括通过倾斜离子注入方法可以被注入的n+离子。根据本专利技术的示例性实施例，由于MOSFET区和二极管区可以被包括在半导体器件中，因此半导体器件不需要连接MOSFET器件和二极管器件的导线。因此，可以减小半导体器件的尺寸。进一步地，根据本专利技术的示例性实施例，由于MOSFET区和二极管区可以被包括在一个没有导线的半导体器件中，因此可以提高该半导体器件的开关速度。附图说明本专利技术的上述和其它目的、特征和优点将在结合附图时从下面详细描述中得到更清楚地理解，在附图中：图1示出根据本专利技术的示例性实施例的半导体器件的示例性布局图；图2示出根据本专利技术的示例性实施例的沿图1的线II-II截取的示例性横截面图；图3示出根据本专利技术的示例性实施例的沿图1的线III-III截取的示例性横截面图；图4至图8分别示出根据本专利技术的示例性实施例的半导体器件的制造方法的示例性示意图；和图9至图11分别示出根据本专利技术的示例性实施例的半导体器件的制造方法的示例性示意图。附图标记说明100：n+型碳化硅衬底200：n-型层310：第一p型区320：第二p型区400：n+型区500：沟槽600：栅绝缘层700：栅极710：第一栅极720：第二栅极800：源极900：漏极具体实施方式下面将参考示出了本公开的示例性实施例的附图更加完整地描述本公开。然而，应该理解，本公开不限于所公开的实施例，相反地，其旨在覆盖各种修改。如本领域技术人员将意识到的，可以以各种不同的方式修改所描述的示例性实施例，这些修改都不脱离本公开的精神或范围。相反地，本专利技术旨在不仅覆盖示例性实施例，也覆盖可包括在由所附权利要求书所限定的本专利技术的精神和范围内的各种替换、修改、等价物和其他实施例。在附图中，为了清楚起见将层、薄膜、面板、区域等的厚度进行了放大。应该理解，当元件诸如层、薄膜、区域或衬底被称作“在”另一个元件上时，其可以直接地在其他元件上或也可以存在插入元件。在本文中使用的术语仅用于描述特别实施例并且不意图限制本专利技术。如在本文中使用，单数形式“一个”、“一种”和“该”意图同样包括复数形式，除上下文以其他方式明确表明之外。进一步理解术语“包括”和/或“包含”，在本说明书中使用时，指定已陈述特征、整体、步骤、操作、要素和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、要素、部件和/或其集合的存在或添加。如在本文中使用，术语“和/或”包括相关联的列出条目中的一个或多个的任何与全部组合。例如，为了使本专利技术的描述清楚，无关的部分未被示出，且为了清楚起见放大了层和区域的厚度。进一步地，当陈述一个层“在”另一个层或衬底上时，该层可以直接地在另一层或衬底上或第三层可以设置在它们之间。除非特别说明或从上下文明显看出，如在本文中使用，术语“约”可以理解为在该领域中的正常容差的范围内，例如在平均值的2个标准偏差内。“约”可以理解为在所陈述值的10％、9％、8％、7％、6％、5％、4％、3％、2％、1％、0.5％、0.1％、0.05％或0.01％内。除非上下文另外清楚地指出，否则在本文中所提供的所有数值都由术语“约”来修饰。应理解术语“车辆”或“车辆的”或如在本文中使用的其他类似术语一般包括机动车辆，诸如包括运动型多用途汽车(SUV)的乘用车、公共汽车、卡车、各种商业车辆、包括各种船只和船舶的水运工具、飞行器，等等，并包括混合动力车辆、电动车辆、插入式混合动力电动车辆、氢动力车辆以及其他代用燃料车辆(例如，得本文档来自技高网...

【技术保护点】
一种半导体器件，包括：设置在n+型碳化硅衬底的第一表面内的n‑型层；设置在所述n‑型层内的沟槽；设置在所述n‑型层和所述沟槽的侧面处的n+型区和第一p型区；设置在所述n‑型层处并与所述第一p型区隔开的多个第二p型区；栅极，其包括设置在所述沟槽处的第一栅极和从所述第一栅极延伸的多个第二栅极；设置在所述栅极上并与所述栅极绝缘的源极；以及设置在所述n+型碳化硅衬底的第二表面上的漏极，其中，所述多个第二p型区彼此隔开，且所述源极接触所述多个第二p型区和设置在所述多个第二p型区之间的所述n‑型层。

【技术特征摘要】
2015.12.11 KR 10-2015-01771021.一种半导体器件，包括：设置在n+型碳化硅衬底的第一表面内的n-型层；设置在所述n-型层内的沟槽；设置在所述n-型层和所述沟槽的侧面处的n+型区和第一p型区；设置在所述n-型层处并与所述第一p型区隔开的多个第二p型区；栅极，其包括设置在所述沟槽处的第一栅极和从所述第一栅极延伸的多个第二栅极；设置在所述栅极上并与所述栅极绝缘的源极；以及设置在所述n+型碳化硅衬底的第二表面上的漏极，其中，所述多个第二p型区彼此隔开，且所述源极接触所述多个第二p型区和设置在所述多个第二p型区之间的所述n-型层。2.根据权利要求1所述的半导体器件，其中，所述多个第二栅极从所述第一栅极延伸到毗邻所述第一p型区的所述第二p型区的上部。3.根据权利要求2所述的半导体器件，还包括：栅绝缘层，其设置在所述第一栅极和所述多个第二栅极下方。4.根据权利要求3所述的半导体器件，其中，所述栅绝缘层设置在所述第一栅极和所述沟槽之间以及在所述多个第二栅极和所述n+型区、所述第一p型区及毗邻所述第一p型区的所述第二p型区的上部之间。5.根据权利要求4所述的半导体器件，其中，所述多个第二栅极彼此隔开。6.根据权利要求5所述的半导体器件，其中，所述n-型层、所述第一p型区和所述多个第二p型区设置在所述多个第二栅极之间。7.根据权利要求6所述的半导体器件，其中，肖特基电极接触设置在所述多个第二栅极之间的所述n-型层、所述第一p型区和所述多个第二p型区。8.根据权利要求1所述的半导体器件，其中，所述第一p型区围绕所述...

【专利技术属性】
技术研发人员：千大焕，郑永均，周洛龙，朴正熙，李钟锡，
申请(专利权)人：现代自动车株式会社，
类型：发明
国别省市：韩国,KR