半导体器件及其制造方法技术

本发明专利技术的实施例提供了一种半导体器件，包括衬底、核心器件和输入/输出(I/O)器件。核心器件设置在衬底上。核心器件包括具有底面和至少一个侧壁的第一栅电极。第一栅电极的底面和第一栅电极的侧壁相交以形成第一内角。I/O器件设置在衬底上。I/O器件包括具有底面和至少一个侧壁的第二栅电极。第二栅电极的底面和第二栅电极的侧壁相交以形成大于第一栅电极的第一内角的第二内角。本发明专利技术还提供了另一种半导体器件以及制造半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其制造方法优先权和交叉引用本申请要求于2015年12月17日提交的美国临时专利申请第62/269,005号的优先权，其全部内容通过引用的方式全部结合在文中。
本专利技术总的来说涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
技术介绍
半导体器件是在半导体晶圆衬底上制造的小型电子部件。使用各种制造技术制成这些器件并使其连接在一起以形成集成电路。在芯片上可能存在许多集成电路，而且这些集成电路可以在电子设备的操作中执行一系列有用的功能。这些电子设备的示例是移动电话、个人计算机以及个人游戏设备。这些流行设备的尺寸意味着在芯片上形成的部件是小型的。
技术实现思路
根据本专利技术的实施例，一种半导体器件，包括：衬底；核心器件，设置在衬底上，其中，核心器件包括具有底面和至少一个侧壁的第一栅电极，并且第一栅电极的底面和第一栅电极的侧壁相交以形成第一内角；以及输入/输出(I/O)器件，设置在衬底上，其中，I/O器件包括具有底面和至少一个侧壁的第二栅电极，第二栅电极的底面和第二栅电极的侧壁相交以形成大于第一栅电极的第一内角的第二内角。根据本专利技术的实施例，一种半导体器件，包括：衬底；核心器件，设置在衬底上，其中，核心器件包括第一栅电极，第一栅电极包括顶部以及设置于顶部和衬底之间的底部，顶部具有第一顶部宽度并且底部具有第一底部宽度；以及输入/输出(I/O)器件，设置在衬底上，其中，I/O器件包括第二栅电极，第二栅电极包括顶部以及设置在顶部和衬底之间的底部，顶部具有第二顶部宽度并且底部具有第二底部宽度，并且第一栅电极和第二栅电极满足：(Wb1-Wt1)>(Wb2-Wt2)，其中，Wb1是第一栅电极的底部的第一底部宽度，Wt1是第一栅电极的顶部的第一顶部宽度，Wb2是第二栅电极的底部的第二底部宽度及Wt2是第二栅电极的顶部的第二顶部宽度。根据本专利技术的实施例，一种制造半导体器件的方法，包括：在衬底上形成伪层；图案化在衬底的核心区上的一部分伪层以形成第一伪栅电极，其中，第一伪栅电极包括顶部以及设置于顶部和衬底之间的底部，顶部具有第一顶部宽度且底部具有第一底部宽度；以及图案化在衬底的I/O区上的另一部分伪层以形成第二伪栅电极，其中，第二伪栅电极包括顶部以及设置于顶部和衬底之间的底部，顶部具有第二顶部宽度并且底部具有第二底部宽度，并且第一伪栅电极和第二伪栅电极满足：(Wb1-Wt1)>(Wb2-Wt2)，其中，Wb1是第一伪栅电极的底部的第一底部宽度，Wt1是第一伪栅电极的顶部的第一顶部宽度，Wb2是第二伪栅电极的底部的第二底部宽度及Wt2是第二伪栅电极的顶部的第二顶部宽度。附图说明结合附图阅读以下详细说明，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种功能件未按比例绘制。实际上，为论述清楚，各功能件的尺寸可任意增加或减少。图1A至图1K是根据本公开的一些实施例，在不同阶段的制造半导体器件的方法的截面图。图2A和2B是根据根据本公开的一些实施例，在图1C的阶段中的半导体器件的截面图。图3A和3B是根据根据本公开的一些实施例，在图1J的阶段中的半导体器件的截面图。具体实施方式以下公开提供用于实施所提供主题的不同功能的多种不同的实施例或实例。组件及设置的具体示例描述如下，以简化本公开。当然，这些仅仅是实例，并不旨在限制本专利技术。例如，在以下描述中，在第二部件或其上方形成的第一部件可能包括实施例，所述第一、第二部件在直接接触上形成，及可能在第一、第二部件之间形成，这样第一、第二部件可能不直接接触。此外，本公开可重复多个示例中的标号和/或字母。这种重复是出于简洁与清晰目的，其本身并不表示所论述的各种实施例和/或构造间存在关系。此外，为了便于描述，本文使用空间相对术语，例如“下方”、“下面”、“低于”、“上方”、“上面”等以描述如图中所示的一个元件或功能件与另一元件或功能件的关系。空间相对术语旨在包括除附图所示的方向之外的使用或操作中的器件的不同方向。该装置可被往其它方向调整(旋转90度或者有其它取向)，那么本文中使用的空间相对叙词就可能同样要进行相对应的解释。可以通过一个或多个本专利技术的实施例改进的示例器件是半导体器件。例如，这样的器件是鳍式场效晶体管(FinFET)器件。以下公开将继续通过FinFET示例图示本专利技术的不同实施例。然而，应了解应用不应被限制在特定类型的器件。图1A至图1K是根据本公开的一些实施例，在不同阶段的制造半导体器件的方法的截面图。参考图1A。提供了衬底110。衬底110具有至少一个核心区102及至少一个输入/输出(I/O)区104。例如，在图1A中，衬底110具有一个核心区102及一个I/O区104。在一些实施例中，衬底110包括硅。或者，衬底110可能包括锗、硅锗、砷化镓或其它合适的半导体材料。又或者，衬底110可能包括外延层。例如，衬底110可能具有覆盖块状半导体的外延层。进一步说，衬底110可能是应变的以用于性能增强。例如，外延层可能包括与块状半导体不同的半导体材料，比如覆盖块状硅的硅锗层或覆盖块状硅锗的硅层。该应变衬底可能由选择性外延生长(SEG)制成。此外，衬底110可能包括绝缘体上半导体(SOI)结构。又或者，衬底110可能包括隐埋介电层，例如隐埋氧化物(BOX)层，例如通过注氧隔离技术(SIMOX)技术、晶圆粘合、SEG或其它合适的方法而形成。至少一个半导体鳍片112和至少一个半导体鳍片114形成在衬底110上。半导体鳍片112形成在衬底110的核心区102上，并且半导体鳍片114形成在衬底110的I/O区104上。在一些实施例中，半导体鳍片112和114包括硅。例如，通过使用光刻技术图案化和蚀刻衬底110可形成半导体鳍片112和114。在一些实施例中，光刻材料层(未示出)连续地沉积在衬底110上方。光刻材料层根据所需图案(在这种情况下的半导体鳍片112和114)被照射(暴露)并显影以移除部分光刻材料。剩余光刻材料保护后续处理步骤(诸如蚀刻)的底层材料。应当注意，其它掩模，比如氧化物或硅氮化物掩模，可能也被用于蚀刻工艺。形成层间电介质120以覆盖半导体鳍片112和114及衬底110。通过热氧化、化学汽相沉积、溅射或其它已知的本领域用于形成栅极电介质的方法形成层间电介质120。取决于形成介电层的技术，在半导体鳍片112和114顶部的层间介电质120的厚度可能不同于半导体鳍片112和114的侧壁(未示出)的层间电介质120的厚度。层间电介质120可能包括，例如，高-k介电材料，如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸、硅酸锆、铝酸锆或其组合。一些实施例可包括二氧化铪(HfO2)、硅氧化铪(HfSiO)、硅氧氮化铪(HfSiON)、氧化钽铪(HfTaO)、铪氧化钛(HfTiO)、氧化锆铪(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3、STO)、钛酸钡(BaTiO3、BTO)、氧化钡锆(BaZrO)、铪氧化镧(HfLaO)、硅氧化镧(LaSiO)、铝氧化硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；核心器件，设置在所述衬底上，其中，所述核心器件包括具有底面和至少一个侧壁的第一栅电极，并且所述第一栅电极的所述底面和所述第一栅电极的所述侧壁相交以形成第一内角；以及输入/输出(I/O)器件，设置在所述衬底上，其中，所述输入/输出器件包括具有底面和至少一个侧壁的第二栅电极，所述第二栅电极的所述底面和所述第二栅电极的所述侧壁相交以形成大于所述第一栅电极的所述第一内角的第二内角。

【技术特征摘要】
2015.12.17 US 62/269,005;2016.01.04 US 14/987,2941.一种半导体器件，包括：衬底；核心器件，设置在所述衬底上，其中，所述核心器件包括具有底面和至少一个侧壁的第一栅电极，并且所述第一栅电极的所述底面和所述第一栅电极的所述侧壁相交以形成第一内角；以及输入/输出(I/O)器件，设置在所述衬底上，其中，所述输入/输出器件包括具有底面和至少一个侧壁的第二栅电极，所述第二栅电极的所述底面和所述第二栅电极的所述侧壁相交以形成大于所述第一栅电极的所述第一内角的第二内角。2.根据权利要求1所述的半导体器件，其中，所述第一栅电极的所述第一内角是锐角。3.根据权利要求1所述的半导体器件，其中，所述第一栅电极的所述第一内角是直角。4.根据权利要求1所述的半导体器件，其中，所述第一栅电极的所述第一内角是钝角。5.根据权利要求1所述的半导体器件，其中，所述第二栅电极的所述第二内角是锐角。6.根据权利要求1所述的半导体器件，其中，所述第二栅电极的所述第二内角是直角。7.根据权利要求1所述的半导体器件，其中，所述核心器件进一步包括：半导体鳍片，设置在所述第一栅电极和所述衬底之间。8.根据权利要求1所述的半导体器件，其中，所述输入/输出器件进一步包括：半导体鳍片，设置在所述第一栅电极和所述衬底之间。9.一种半导体器件，包括：衬底；核心器件，设置在所述衬底上，其中，所述核心器件包括第一栅电极，所述第一栅电极包括顶部以...

【专利技术属性】
技术研发人员：张哲诚，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71