集成电路器件制造技术

本公开提供了集成电路器件。一种集成电路器件包括：鳍型有源区域，从基板突出并具有在第一水平面处的上表面；纳米片，平行于鳍型有源区域的上表面延伸并包括沟道区域，纳米片位于与鳍型有源区域的上表面间隔开的第二水平面处；栅极，设置在鳍型有源区域上并围绕纳米片的至少一部分，栅极在交叉鳍型有源区域的方向上延伸；栅极介电层，设置在纳米片和栅极之间；源极和漏极区域，形成在鳍型有源区域上并连接到纳米片的一端；第一绝缘间隔物，在纳米片上，第一绝缘间隔物覆盖栅极的侧壁；以及第二绝缘间隔物，设置在栅极与源极和漏极区域之间且在鳍型有源区域的上表面和纳米片之间的空间中，第二绝缘间隔物具有多层结构。

【技术实现步骤摘要】
集成电路器件
本专利技术构思涉及集成电路器件以及制造该集成电路器件的方法，更具体地，涉及包括金属氧化物半导体场效应晶体管(MOSFET)的集成电路器件以及制造该集成电路器件的方法。
技术介绍
随着半导体器件的集成度变大，半导体器件的尺寸已经被减小到极端的状态，并且其按比例缩小已经接近极限。因此，为了减小半导体器件中的有效切换电容(Ceff)并增强其性能，需要涉及在结构上改变半导体器件的新方法。
技术实现思路
本专利技术构思提供具有能够减小集成半导体器件的有效开关电容(Ceff)并增强其性能的结构的集成电路器件。本专利技术构思还提供一种制造集成电路器件的方法，该集成电路器件具有能够减小集成半导体器件的有效开关电容(Ceff)并增强其性能的结构。根据本专利技术构思的一个方面，提供一种集成电路器件，该集成电路器件包括：鳍型有源区域，从基板突出并具有第一水平面处的上表面；纳米片，平行于鳍型有源区域的上表面延伸并包括沟道区域，该纳米片位于与鳍型有源区域的上表面间隔开的第二水平面处；栅极，设置在鳍型有源区域上并围绕纳米片的至少一部分，该栅极在交叉鳍型有源区域的方向上延伸；栅极介电层，设置在纳米片和栅极之间；源极和漏极区域，形成在鳍型有源区域上并连接到纳米片的一端；第一绝缘间隔物，在纳米片上，第一绝缘间隔物覆盖栅极的侧壁；以及第二绝缘间隔物，设置在栅极与源极和漏极区域之间，在鳍型有源区域的上表面和纳米片之间的空间中，第二绝缘间隔物具有多层结构。根据本专利技术构思的另一个方面，提供一种集成电路器件，该集成电路器件包括：鳍型有源区域，从基板突出并在第一方向上延伸；至少一个纳米片堆叠结构，面对鳍型有源区域的上表面并与鳍型有源区域的上表面间隔开，该至少一个纳米片堆叠结构包括每个具有沟道区域的多个纳米片；至少一个栅极，设置在鳍型有源区域上并覆盖至少一个纳米片堆叠结构，该至少一个栅极在交叉第一方向的方向上延伸；至少一个栅极介电层，设置在该至少一个纳米片堆叠结构和该至少一个栅极之间；源极和漏极区域，连接到多个纳米片；以及绝缘间隔物，每个具有多层结构并接触源极和漏极区域且在多个纳米片之间的空间中。根据本专利技术构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括：形成鳍型有源区域和纳米片，该鳍型有源区域从基板突出并具有第一水平面处的上表面，该纳米片位于与鳍型有源区域的上表面间隔开的第二水平面处并平行于鳍型有源区域的上表面延伸；在纳米片上形成第一绝缘间隔物，第一绝缘间隔物限定栅极间隔；在鳍型有源区域的上表面和纳米片之间的空间中形成第二绝缘间隔物，第二绝缘间隔物具有多层结构；在鳍型有源区域上形成源极和漏极区域，该源极和漏极区域连接到纳米片的一端和第二绝缘层的一端；以及在鳍型有源区域上形成栅极，其中栅极在交叉鳍型有源区域的方向上延伸，围绕纳米片的至少一部分，并面对源极和漏极区域，第二绝缘间隔物在栅极与该源极和漏极区域之间。根据本专利技术构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括：形成鳍型有源区域和包括多个纳米片的纳米片堆叠结构，其中鳍型有源区域从基板突出并在第一方向上延伸，并且纳米片堆叠结构面对鳍型有源区域的上表面并与该上表面间隔开；在纳米片堆叠结构上形成第一绝缘间隔物，第一绝缘间隔物限定栅极间隔；在多个纳米片之间的空间和鳍型有源区域的上表面和多个纳米片当中的最下面的纳米片之间的空间中形成多个第二绝缘间隔物，每个具有多层结构；在鳍型有源区域上形成源极和漏极区域，源极和漏极区域连接到纳米片堆叠结构的一端和多个第二绝缘间隔物的端部；以及在鳍型有源区域上形成栅极，其中栅极在第二方向上延伸，围绕多个纳米片，并面对源极和漏极区域，而多个第二绝缘间隔物在栅极与该源极和漏极区域之间。根据本专利技术构思的另一个方面，一种集成电路器件包括：基板；鳍型有源区域，从基板突出；多个源极和漏极区域，在鳍型有源区域上；多个纳米片，邻近于多个源极和漏极区域，多个源极和漏极区域分别连接到多个纳米片的相反两端；以及多个绝缘间隔物，设置在多个纳米片中的相邻纳米片之间，每个绝缘间隔物具有多层结构。应指出，关于一个实施方式描述的本专利技术构思的方面可以被结合在不同的实施方式中，尽管没有对于其进行具体的描述。也就是，所有实施方式和/或任何实施方式的特征可以以任何方式和/或组合来结合。本专利技术构思的这些和其它的方面在下面阐述的说明书中详细说明。附图说明从以下结合附图的详细描述，本专利技术构思的实施方式将被更清楚地理解，附图中：图1A至图1C是示出根据本专利技术构思的实施方式的集成电路器件的图，其中图1A是集成电路器件的主要元件的平面布局图，图1B是该集成电路器件沿着图1A的线X-X'剖取的截面图，图1C是该集成电路器件沿着图1A的线Y-Y'剖取的截面图；图2A至图2C是根据本专利技术构思的实施方式的可用于集成电路器件中的各种多层结构的第二绝缘间隔物的配置的截面图；图3是根据本专利技术构思的另一些实施方式的集成电路器件的截面图；图4A至图4C是根据本专利技术构思的另一些实施方式的可用于集成电路器件中的各种多层结构的第二绝缘间隔物的配置的截面图；图5至图26是示出根据本专利技术构思的实施方式的基于工艺顺序的制造集成电路器件的方法的截面图，其中图5、6A、7A、8A、9A、10A、11A、12至14、15A、16A和17至26是与沿着图1A的线X-X'剖取的截面图对应的部分的截面图，图6B、7B、8B、9B、10B和11B是与沿着图1A的线Y-Y'剖取的截面图对应的部分的截面图；图27至图31是示出根据本专利技术构思的另一些实施方式的基于工艺顺序的制造集成电路器件方法的截面图；图32是根据本专利技术构思的实施方式的电子装置的方框图；以及图33是根据本专利技术构思的实施方式的电子系统的方框图。具体实施方式在下文，本专利技术构思将通过参照附图说明本专利技术的实施方式而被详细描述。附图中的相同的附图标记表示相同的元件，因此将省略其描述。在本说明书中，术语“纳米片”可以表示具有从约1至约100nm的厚度的二维结构。图1A至1C是示出根据本专利技术构思的实施方式的集成电路器件100的图，其中图1A是集成电路器件100的主要元件的平面布局图，图1B是集成电路器件100沿着图1A的线X-X'剖取的截面图，图1C是集成电路器件100沿着图1A的线Y-Y'剖取的截面图。参照图1A至图1C，集成电路器件100可以包括：多个鳍型有源区域FA，从基板102突出并在第一方向(X方向)上延伸；以及多个纳米片堆叠结构NSS，与多个鳍型有源区域FA的上表面104间隔开并面对多个鳍型有源区域FA的上表面104。限定多个鳍型有源区域FA的第一沟槽T1和限定器件区域DR的第二沟槽T2可以形成在基板102中。第二沟槽T2可以比第一沟槽T1深。多个鳍型有源区域FA的下侧壁可以被填充第一沟槽T1的浅沟槽隔离(STI)层114覆盖。STI层114可以包括共形地覆盖第一沟槽T1的内壁的绝缘衬层114A和在绝缘衬层114A上的填充第一沟槽T1的间隙填充绝缘层114B。第二沟槽T2可以用器件隔离层116填充。多个鳍型有源区域FA的上表面104的水平面、STI层114的上表面的水平面和器件隔离层116的上表面的水平面可以彼此相同或相似。多个栅极150可以在多个鳍型有源区域FA上在交叉第一本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：鳍型有源区域，从基板突出并具有在第一水平面处的上表面；纳米片，平行于所述鳍型有源区域的所述上表面延伸并包括沟道区域，所述纳米片位于与所述鳍型有源区域的所述上表面间隔开的第二水平面处；栅极，设置在所述鳍型有源区域上并围绕所述纳米片的至少一部分，所述栅极在交叉所述鳍型有源区域的方向上延伸；栅极介电层，设置在所述纳米片和所述栅极之间；源极和漏极区域，形成在所述鳍型有源区域上并连接到所述纳米片的一端；第一绝缘间隔物，在所述纳米片上，所述第一绝缘间隔物覆盖所述栅极的侧壁；以及第二绝缘间隔物，设置在所述栅极与所述源极和漏极区域之间且在所述鳍型有源区域的所述上表面和所述纳米片之间的空间中，所述第二绝缘间隔物具有多层结构。

【技术特征摘要】
2015.10.15 KR 10-2015-01443211.一种集成电路器件，包括：鳍型有源区域，从基板突出并具有在第一水平面处的上表面；纳米片，平行于所述鳍型有源区域的所述上表面延伸并包括沟道区域，所述纳米片位于与所述鳍型有源区域的所述上表面间隔开的第二水平面处；栅极，设置在所述鳍型有源区域上并围绕所述纳米片的至少一部分，所述栅极在交叉所述鳍型有源区域的方向上延伸；栅极介电层，设置在所述纳米片和所述栅极之间；源极和漏极区域，形成在所述鳍型有源区域上并连接到所述纳米片的一端；第一绝缘间隔物，在所述纳米片上，所述第一绝缘间隔物覆盖所述栅极的侧壁；以及第二绝缘间隔物，设置在所述栅极与所述源极和漏极区域之间且在所述鳍型有源区域的所述上表面和所述纳米片之间的空间中，所述第二绝缘间隔物具有多层结构。2.如权利要求1所述的集成电路器件，其中所述栅极包括覆盖所述纳米片的上表面的主栅极部分和连接到所述主栅极部分且形成在所述鳍型有源区域和所述纳米片之间的空间中的子栅极部分，其中所述第一绝缘间隔物覆盖所述主栅极部分的侧壁，并且其中所述第二绝缘间隔物覆盖所述子栅极部分的侧壁。3.如权利要求2所述的集成电路器件，其中所述纳米片形成在所述鳍型有源区域和所述栅极之间的空间中的由所述栅极覆盖的重叠区域中，并具有比所述重叠区域的平面面积大的平面面积。4.如权利要求1所述的集成电路器件，其中所述第一绝缘间隔物和所述第二绝缘间隔物包括不同的材料。5.如权利要求1所述的集成电路器件，其中所述第二绝缘间隔物包括空气间隔。6.如权利要求1所述的集成电路器件，其中所述第二绝缘间隔物具有至少三层结构。7.如权利要求6所述的集成电路器件，其中所述三层结构包括空间间隔。8.如权利要求6所述的集成电路器件，其中所述第二绝缘间隔物包括：第一衬层，具有面对所述栅极和所述纳米片的表面，并包括不包含氧的第一绝缘材料；第二衬层，与所述栅极和所述纳米片间隔开并包括与所述第一绝缘材料不同的第二绝缘材料，其中所述第一衬层在所述第二衬层和所述栅极之间以及在所述第二衬层和所述纳米片之间；以及空气间隔，至少由所述第二衬层限定。9.如权利要求8所述的集成电路器件，其中所述第二绝缘间隔物还包括与所述第二衬层一起限定所述空气间隔的部分埋入层。10.如权利要求6所述的集成电路器件，其中所述第二绝缘间隔物包括：第一衬层，具有面对所述栅极和所述纳米片的表面并包括不包含氧的第一绝缘材料；第二衬层，与所述栅极和所述纳米片间隔开并包括与所述第一绝缘材料不同的第二绝缘材料，其中所述第一衬层在所述第二衬层和所述栅极之间以及在所述第二衬层和所述纳米片之间；以及埋入层，填充由所述第二衬层限定的空间的至少一部分并包括与所述第二绝缘材料不同的第三绝缘材料。11.如权利要求1所述的集成电路器件，其中所述第二绝缘间隔物包括：第一衬层，包括SiN、SiCN和SiBN之一；以及第二衬层，与所述栅极和所述纳米片间隔开并包括SiON、SiOCN和SiBCN之一，其中所述第一衬层在所述第二衬层和所述栅极之间以及在所述第二衬层和所述纳米片之间。12.如权利要求1所述的集成电路器件，其中所述第二绝缘间隔物包括：第一衬层，包括不包含氧的第一绝缘材料；和第二衬层，具有与所述第一绝缘材料的成分不同的成分并具有在从0至50原子％的范围内的氧含量。13.如权利要求1所述的集成电路器件，其中所述第二绝缘间隔物包括空气间隔、SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC和SiO2中的至少一种。14.如权利要求1所述的集成电路器件，其中所述第一绝缘间隔物...

【专利技术属性】
技术研发人员：卓容奭，朴起宽，李泰宗，具本荣，朴起演，崔成贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR