集成电路芯片制造技术

一种集成电路，包括具有基本均匀的栅氧化层厚度的ＦＥＴ和具有增强的栅氧化层厚度的ＦＥＴ。具有增强栅氧化层的ＦＥＴ在贴近增强（较厚）的氧化物处有一层扩散了钾的ＯＮＯ层，从而有稍微较高的Ｖｔ和明显被减弱的软开启。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体器件的制造，尤其涉及形成在半导体晶片上的集成电路。高性能和高密度是集成电路(IC)芯片设计的主要目标。芯片设计者探讨实现这两个目标的一种途径是使器件和器件特征变小。器件特征(和其他电路特征)越小，则电路器件越能够紧凑地封装在一起，因而电路密度越高。电路器件越紧凑地封装在一起，则布线负载越小，从而电路速度越快，即电路性能越高。所以，半导体工艺设计者着力于减小器件特征，使器件越来越小。仅仅缩小场效应晶体管(FET)的沟道长度来改变器件特性(如穿通电压和阈值电压Vt)将使器件变到可能不适用的地步。所以，也要改变其他器件参数(如沟道掺杂、源/漏掺杂和栅氧化层厚度)来补偿器件特性的变化。一般通过改变沟道掺杂分布型面(profile)来补偿缩短沟道的影响(短沟效应)。然而，掺杂型面的改变会使Vt升高，因而掺杂型面的改变通常伴随栅氧化层的减薄以降低Vt。减薄栅氧化层使沟道上的栅电场增强。因此，单位面积的栅电容增大，栅面积减小，沟道传输电导增大。总之，电路性能得到改善。不幸的是由于器件特征的缩小，对老式较大尺寸器件可认为是无关紧要的缺陷在这里成为重要的缺陷。较薄的栅氧化层使器件对这些引起漏电的缺陷和降低芯片成品率和芯片可靠性的缺陷更为敏感。成品率降低伴随着芯片成本的增加这一点是很容易确定的，因为完工的晶片成本肯定会因只生产出较少的芯片而增加。与可靠性降低相关的成本，即在正常使用中芯片失效的成本是更严重的问题。这种可靠性失效的代价之所以更大，是因为这将引起系统停机，还因为在包含许多芯片的组合系统中查找失效元件也与生产成本相关。附图说明图1表示一个在64M DRAM工艺过程中生产的FET剖面图。FET 102的两边有两个深沟槽100将其与邻近FET隔离。沿沟槽100侧壁106的氧化层套环(collar)104将FET 102与填满沟槽的多晶硅108隔离，并成为(例如)动态随机存储器(DRAM)单元的电容蓄电板。FET 102的栅由横跨薄栅氧化层112(FET 102的宽度)的多晶硅字线110形成。从漏到源的FET电流(未表出)垂直于多晶硅栅和字线110。当从套环104去除过量的氧化层时，在沟道的每一侧形成凹坑114。另外，套环104氧化层的形成使沟道侧边116变圆。因此，当沟道102中心处基本为平面时，其侧边116处变圆。凹坑114和圆边对较大尺寸成形FET被认为是很不重要的缺陷。然而，对于64M DRAM工艺，这些缺陷却是很关键的。这种凹坑中和圆边114上的多晶硅使电场E增强，致使该处电场比沟道其他部分要强得多。由于这种增强的电场E，沟道侧边的Vt比沟道其他部分要低。所以，沟道并不是在一个均匀的栅-源电压(Vgs)下开启。实际上，侧边114领先于FET 102的其他处导通，而关断滞后(即Vgs较低)。这种情况对逻辑电路也许可不予考虑，但对DRAM选通门是不能接受的，因为这会增加选通门沟道漏电。选通门(pass gate)沟道漏电使蓄电板上的存储电荷很快耗散掉。这将缩短DRAM的保持时间，即数据可存储在DRAM单元内无需重写和刷新的时间。一般来说，刷新频率更尽可能低，因为在刷新期间DRAM是不输入输出数据的。但保持时间短的DRAM单元必须要比保持时间长的单元更频繁地刷新。因此，保持时间短是不希望的。于是，将沟道漏电减至最小、从而制作DRAM用的平面型沟道FET就非常重要。本专利技术的一个目的是有选择地降低FET的沟道泄漏。本专利技术的另一目的是有选择地降低FET阈值电压的沟道偏差。本专利技术的又一目的是提高DRAM单元的保持时间。本专利技术的又一目的是减小FET的特征尺寸。本专利技术的又一目的是有选择地降低FET的特征尺寸而不降低DRAM单元的保持时间。本专利技术的又一目的是有选择地降低FET的特征尺寸而不增加沟道泄漏。本专利技术的又一目的是对特征尺寸减小的FET提高阈值电压的均匀性。本专利技术的又一目的是对特征尺寸减小的FET降低沟道泄漏和阈值电压的偏差而不损害DRAM单元的保持时间。本专利技术的集成电路包括许多具有均匀栅氧化物的第一FET和许多两侧各用一个沟槽隔离的第二FET。每个第二FET沿着沟槽中的至少一侧有一个电介质层。电介质层可以是一层ONO，在内部扩散了氧化催化剂。氧化催化剂可以是钾。第二FET沿着贴近ONO层侧的栅氧化层比两侧之间的栅氧化层厚。图1是用现有制造工艺制造的DRAM中的FET的截面图。图2A-F表示制造优选实施方式中的FET的步骤。图3A-C表示在同一芯片上有选择地形成具有增强栅氧化层的FET和具有未增强栅氧化层的FET的步骤。图4是氧化物厚度Tox与钾的浓度关系的曲线。图5是根据现有技术方法生长的FET的一个边角的扫描电镜(TEM)图像。图6A-B是根据本专利技术生长的FET的TEM图像。图7是用现有技术生长的FET与本专利技术优选的FET的电参数的对照表。本专利技术是一种FET及这种FET的形成方法。本专利技术FET沿着沟道两侧的栅氧化层的厚度比沟道内部上的栅氧化层要厚。形成在沟道区两侧上的氧化硅-氮化硅-氧化硅(ONO)层包括能增强局部氧化物形成的催化剂。催化剂优选采用钾。图2A-F表示优选实施方式的FET的形成步骤，形成后的FET基本上如图2F所示。首先，如图2A，在一个半导体层(或晶片)122上形成深沟槽120。形成沟槽120前，在半导体层122上形成一个缓冲电介质叠层(pad dielectric stack)，如叠层121所示。穿过叠层121刻蚀沟槽120，并一直进入晶片120以隔离并限定一个FET区124。在该所限定的FET区124中将形成沟道、源和漏。半导体层最好是硅。在优选实施方式中，完成后的FET是动态随机存取器(DRAM)单元的选通门(passgate)晶体管。DRAM单元的存储电容器板形成在沟槽120中。如图2B，在缓冲叠层121上和沟槽120中同样地形成ONO层126。虽然图中只示出了一层，但人们都应知道ONO层126是在两层薄氧化物间夹一层氮化物而形成。ONO层衬在沟槽120内表面，沿着每一沟槽120的垂直侧边并经过晶片122的表面128及沿着缓冲叠层121扩展。接着，在ONO层126上淀积一层N+多晶硅(多晶)层130。如图2C，除去缓冲叠层121上的多晶硅层130，只留下沟槽120中的多晶硅132。多晶硅层130最好通过化学-机械磨抛(CMP)除去。磨抛多晶硅层126时也除去了缓冲叠层121上的大部分ONO层124，从而留下来的ONO主要是在沟槽120内。CMP之后，除去缓冲叠层121上的残余ONO层124。然后，用反应离子刻蚀(RIE)刻蚀余下的多晶硅130，使沟槽内的剩余多晶132凹下去而低于晶片表面128，最好是比晶片表面低1.3μm。去除多晶层130用的磨抛液(slurry)最好是氢氧化钾多晶磨抛液，KOH最好小于1％。ONO层126内的氮化硅是磨抛液内钾的扩散壁垒。因此，钾通过外层氧化物扩散进入ONO层126，然后聚集在氮化物上。可选地，为了提高钾的聚集水平，可以把晶片浸入KOH溶液箱中。用包含KOH的磨抛液及可选的浸泡来磨抛多晶层130的这些步骤与常规的半导体芯片制造实践相反。通常，在半导体芯片制造中都避免这样来使用钾，因为钾很容易扩散进入硅。因此，KOH本文档来自技高网...

【技术保护点】
一种集成电路芯片，包括许多有均匀栅氧化层的第一ＦＥＴ和许多两侧各被一个沟槽隔离的第二ＦＥＴ，该集成电路芯片进一步包括： 在所述隔离沟槽内沿着每一所述第二ＦＥＴ的一侧的一层电介质层； 在所述电介质层内的一种氧化催化剂；并且 所述第二ＦＥＴ沿着所述电介质层侧的栅氧化层比所述第二ＦＥＴ的两侧之间的栅氧化层要厚。

【技术特征摘要】
US 1996-7-30 6884581.一种集成电路芯片，包括许多有均匀栅氧化层的第一FET和许多两侧各被一个沟槽隔离的第二FET，该集成电路芯片进一步包括在所述隔离沟槽内沿着每一所述第二FET的一侧的一层电介质层；在所述电介质层内的一种氧化催化剂；并且所述第二FET沿着所述电介质层侧的栅氧化层比所述第二FET的两侧之间的栅氧化层要厚。2.如权利要求1的集成电路芯片，其特征在于许多第二FET进一步在每个所述第二FET的每一侧上包括一个氧化物套环。3.如权利要求1的集成电路芯片，其特征在于所述电介质层是ONO层。4.如权利要求1的集成电路芯片，其...

【专利技术属性】
技术研发人员：曼弗雷德豪夫，马克思G莱维，维克托R纳斯塔西，
申请(专利权)人：国际商业机器公司，西门子公司，
类型：发明
国别省市：US[美国]