集成电路制造技术

技术编号:15659475 阅读:260 留言:0更新日期:2017-06-18 11:19
本实用新型专利技术的实施例涉及集成电路。一种集成电路包括:半导体衬底;绝缘层,覆盖所述半导体衬底;第一导电类型的半导体层,覆盖所述绝缘层;多个突起区域,相互隔开并且覆盖所述半导体层;以及PN结的序列,位于所述半导体层中,每个PN结位于相关联的突起区域的边缘处并且垂直地从所述半导体层的上表面延伸到所述绝缘层。

【技术实现步骤摘要】
集成电路
本技术的实施例涉及PN结二极管,更具体地涉及基于多晶硅的二极管,其例如用于在集成电路中形成桥式整流器(Graetz桥),这种集成电路尤其用于非接触电信技术并例如结合非易失性存储器。
技术介绍
图1示出了适合于非接触应用的电子电路CI,其包括从电路的天线ANT1的端子AC0和AC1处存在的电压传送直流电压VDC的二极管桥DBr(通常为Graetz桥),其中天线ANT1耦合至读取器RD的天线ANT2。在该应用中,电路CI包括适配为存储数字数据元素的锁存电路LTC,其常规地具有四个晶体管T2-T5。还示出了复位晶体管T1,其被通过电路的处理装置COM传送的信号TX控制。锁存器LTC形成在盒结构(boxstructure)N-ISO中,其本身形成在半导体衬底PSUB中。晶体管T1-T3形成在盒结构PW中,其本身形成在盒结构N-ISO中。不同掺杂的盒结构之间的界面形成二极管Dpwniso和Dnisopsub。电流在天线ANT1中沿表示存储在锁存器LTC中的数据元素的方向流动,使得该元素可被读取器RD读取。基于多晶体硅(也称为多晶硅),桥DBr的二极管通常直接形成在衬底PSUB中或者盒结构N-ISO中,这可能引入不期望的双极效应。实际上,在使用在衬底中直接注入掺杂区域的二极管中遇到回流问题。这些不期望的效应例如由于寄生PN结,并且通常在电路的启动或锁存时看到。期望以简单且与非易失性存储技术兼容的方式来避免这些寄生效应。另一方面,常用二极管制造方法中的一些掺杂剂扩散工艺控制不良,例如由于掩模要求难以建立的严格对准,对准中的缺陷导致二极管特性的不可预测性。技术内容本技术的实施例旨在提供至少部分地解决上述问题的集成电路。例如,这种集成电路可以减少二极管所占用的表面积。根据一个方面,提供了一种集成电路。该集成电路包括:半导体衬底;绝缘层,覆盖所述半导体衬底;第一导电类型的半导体层,覆盖所述绝缘层;多个突起区域,相互隔开并且覆盖所述半导体层;以及PN结的序列,位于所述半导体层中,每个PN结位于相关联的突起区域的边缘处并且垂直地从所述半导体层的上表面延伸到所述绝缘层。在一些实施例中,所述PN结的序列形成多个二极管,每个二极管包括所述第一导电类型的重掺杂区域,所述第一导电类型的所述重掺杂区域与所述第一导电类型的轻掺杂区域邻接,所述第一导电类型的所述轻掺杂区域与第二导电类型的掺杂区域邻接。在一些实施例中,所述PN结的序列包括第二导电类型的第一区域和所述第一导电类型的第二区域,所述第二导电类型的所述第一区域相对于所述半导体层的其他部分过掺杂,所述第一导电类型的所述第二区域相对于所述半导体层的所述其他部分过掺杂,一个第一区域位于两个第二区域之间并且通过所述半导体层的两个交错区域与这两个第二区域分离,所述两个交错区域分别位于两个相邻的突起区域下方,位于第一区域和交错区域之间的每个结形成二极管,其中所述第一区域包括形成所述二极管的阳极的P+掺杂区域,并且其中所述第二区域包括N+掺杂区域,所述N+掺杂区域与所述交错区域一起形成所述二极管的阴极。在一些实施例中,所述半导体层是多晶硅层。在一些实施例中,所述突起区域包括介电层和覆盖所述介电层的栅极材料。在一些实施例中,一些所述二极管形成电流桥式整流器。在一些实施例中,所述电流桥式整流器包括Graetz桥。在一些实施例中,该集成电路还包括:与所述PN结的序列横向隔开的浮置栅极晶体管,每个浮置栅极晶体管包括浮置栅极和控制栅极,其中所述半导体层与所述浮置栅极晶体管的浮置栅极位于同一层级,并且所述突起区域与所述浮置栅极晶体管的控制栅极位于同一层级。根据另一方面,提供了一种集成电路。该集成电路包括:半导体衬底;绝缘层,覆盖所述半导体衬底;半导体层,覆盖所述绝缘层;多个突起区域,相互隔开并且覆盖所述半导体层;多个交错区域,设置在所述半导体层内,每个交错区域位于相关联的突起区域下方,并且轻掺杂有第一导电类型的掺杂剂;多个第一区域,设置在所述半导体层内,每个第一区域在接近所述相关联的突起区域的第一边缘的位置处与相关联的交错区域邻接,每个第一区域重掺杂有所述第一导电类型的掺杂剂并且从所述半导体层的上表面延伸到所述绝缘层;以及多个第二区域,设置在所述半导体层内,每个第二区域在接近所述相关联的突起区域的第二边缘的位置处与相关联的交错区域邻接,每个第二区域重掺杂有第二导电类型的掺杂剂并且从所述半导体层的所述上表面延伸到所述绝缘层。在一些实施例中,所述交错区域、所述第一区域和所述第二区域形成二极管,所述二极管被连接以形成电流桥式整流器。在一些实施例中,该集成电路还包括:与所述突起区域横向隔开的浮置栅极晶体管,每个浮置栅极晶体管包括浮置栅极和控制栅极,其中所述半导体层与所述浮置栅极晶体管的浮置栅极位于同一层级,并且所述突起区域与所述浮置栅极晶体管的控制栅极位于同一层级。所提出的各个实施例和构造模式涉及完全与衬底绝缘的二极管。从而,由于二极管的掺杂区域与衬底之间的PN结,不会发生寄生效应。所提出的解决方案使得可以减小被二极管所占用的表面积。附图说明本技术的其他优势和特性将根据阅读本技术的构造模式和实施例以及附图变得明显,本技术的构造模式和实施例不以任何方式进行限制,在附图中:图1如上所述示出了包括二极管桥的传统电子电路;图2示出了根据本技术的集成电路的构造模式的截面图,以及图3示出了根据本技术的方法的一个实施例并且对应于图2的截面的顶视图。具体实施方式本技术的构造模式和实施例涉及PN结二极管,更具体地涉及基于多晶硅的二极管,其例如用于在集成电路中形成桥式整流器(Graetz桥),这种集成电路尤其用于非接触电信技术并例如结合非易失性存储器。根据一个方面,一种用于制造多个二极管的方法包括:具有第二导电类型(例如,P型)的掺杂剂在具有第一导电类型(例如,N型)的第一半导体层中的第一注入,第一半导体层位于覆盖半导体衬底的绝缘层上并且被相互隔开的突起区域覆盖,以形成PN结的序列,PN结的序列在第一半导体层中形成在突起区域的边缘处延伸至绝缘层的二极管。突起区域可以有利地与非易失性存储器的浮置栅极晶体管的浮置栅极的形成结合形成,由此用作用于注入的硬掩模,由此使得可以在使用传统的注入掩模(其可用于制造非易失性存储器)的同时清楚地界定PN结的位置,因此界定空间电荷区域的尺寸,而不需要提供这些掩模的严格对准。此外,结一直注入到绝缘层使得可以抑制与下面的衬底的双极寄生效应。尽管可以在每个突起区域之间形成第二导电类型(例如,P型)的注入,以从头到尾产生一系列的二极管,但尤其有利的是交替P型注入和N型注入,使得尤其可以形成可容易用于Graetz桥的PN二极管。因此,根据一个实施例,该方法包括具有第一导电类型(例如,N型)的掺杂剂在第一半导体层中的第二注入,使得例如P型的掺杂剂的第一注入和例如N型的掺杂剂的第二注入在第一半导体层中分别限定具有第二导电类型(例如,P+型)的第一区域和具有第一导电类型(例如,N+型)的第二区域,第一区域相对于第一半导体层的其他部分过掺杂,第二区域相对于第一半导体层的其他部分过掺杂,一个第一区域位于两个第二区域之间并且通过第一半导体层的两个交错区域与这两个第二本文档来自技高网...
集成电路

【技术保护点】
一种集成电路,其特征在于,包括:半导体衬底;绝缘层,覆盖所述半导体衬底;第一导电类型的半导体层,覆盖所述绝缘层;多个突起区域,相互隔开并且覆盖所述半导体层;以及PN结的序列,位于所述半导体层中,每个PN结位于相关联的突起区域的边缘处并且垂直地从所述半导体层的上表面延伸到所述绝缘层。

【技术特征摘要】
2016.05.31 FR 16548971.一种集成电路,其特征在于,包括:半导体衬底;绝缘层,覆盖所述半导体衬底;第一导电类型的半导体层,覆盖所述绝缘层;多个突起区域,相互隔开并且覆盖所述半导体层;以及PN结的序列,位于所述半导体层中,每个PN结位于相关联的突起区域的边缘处并且垂直地从所述半导体层的上表面延伸到所述绝缘层。2.根据权利要求1所述的集成电路,其特征在于,所述PN结的序列形成多个二极管,每个二极管包括所述第一导电类型的重掺杂区域,所述第一导电类型的所述重掺杂区域与所述第一导电类型的轻掺杂区域邻接,所述第一导电类型的所述轻掺杂区域与第二导电类型的掺杂区域邻接。3.根据权利要求1所述的集成电路,其特征在于,所述PN结的序列包括第二导电类型的第一区域和所述第一导电类型的第二区域,所述第二导电类型的所述第一区域相对于所述半导体层的其他部分过掺杂,所述第一导电类型的所述第二区域相对于所述半导体层的所述其他部分过掺杂,一个第一区域位于两个第二区域之间并且通过所述半导体层的两个交错区域与这两个第二区域分离,所述两个交错区域分别位于两个相邻的突起区域下方,位于第一区域和交错区域之间的每个结形成二极管,其中所述第一区域包括形成所述二极管的阳极的P+掺杂区域,并且其中所述第二区域包括N+掺杂区域,所述N+掺杂区域与所述交错区域一起形成所述二极管的阴极。4.根据权利要求1所述的集成电路,其特征在于,所述半导体层是多晶硅层。5.根据权利要求1所述的集成电路,其特征在于,所述突起区域包括介电层和覆盖所述介电层的栅极材料。6.根据权利要求2所述的集成电路,其特征在于,一些所述二...

【专利技术属性】
技术研发人员:F·拉罗萨S·尼埃尔A·雷尼耶
申请(专利权)人:意法半导体鲁塞公司
类型:新型
国别省市:法国,FR

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