半导体存储器制造技术

公开的是一种动态半导体存储器，它有一电路块，在此被称为ＰＤＬ，对一位线进行预充电和平衡，其中ＰＤＬ所形成的布线图形具有与存储器单元晶体管相同的图形。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，尤其涉及具有电路程序块的动态随机存取存储器(以下称为“DRAM”)，于此称为“预充电数字线路(PDL)”，用于引导位线的预充电/平衡。具有层叠的存储单元的DRAM和PDL是公知的，在放大一存储单元数据后完成重写入存储单元时，具有电源或地电平的PDL是一用于预充电和平衡一对数字线的电路，PDL有一来自存储单元的独特形式。在一适当地方位置，例如一存储单元阵列，规则地设置一高密度图形，绕图形的边缘会发生变形，使图形的规则性被损害。这就称为“微负载作用”，即它是一种在孔洞的直径或蚀刻的宽度减小时蚀刻速度被降低的现象。当在存储单元阵列中PDL被设置时，通过微负载作用使叠层式多晶硅畸变。因此，围绕PDL的电容会被分散。同样，当设置伪字线抑制单元电容的扩散时，布图尺寸被增加。相应地，本专利技术的目的在于提供一种当抑制负载作用时能减小布图尺寸的半导体存储器。本专利技术的进一步目的在于提供一种在能防止位线电阻和电容的过程中降低预充电/平衡速度的半导体存储器。按照本专利技术，一动态型半导体存储器包括有一个称为PDL的电路块，进行一位线的预充电和平衡；其中，PDL所形成的布线图形具有与晶体管存储单元相同的图形。按本专利技术的另一方面，一动态形半导体存储器包括有一称之为PDL的电路块，进行一位线的预充电和平衡；其中当去除伪字线区域时，在靠近存储单元阵列的伪字线区域配置PDL，对于PDL的布线图形，除多晶硅形成电容器之外，存储单元晶体管有相同的形式。结合附图，本专利技术将做更详细解释，其中附图说明图1为显示常规半导体存储器布线示意图；图2为图1的结构的等效电路图；图3为本专利技术第一优选实施例中的半导体存储器的布线示意图；图4为在图3中沿A1-A1线方向切割的剖视图；图5为在图3中沿A2-A2线方向的切割剖视图；图6为图3结构的等效电路图；以及图7为本专利技术第二优选实施例中的半导体存储器的布线示意图。在说明本专利技术优选实施例之前，将对上述的图1和图2的常规半导体存储器进行说明图1显示一典型的层叠式存储单元和在DRAM中的PDL的布线图。为方便起见，图1中只显示出一对位线611和一4比特存储单元阵列602，但是，在通常的DRAM中，这些可被重复布线。类似地，单元共用线多晶硅(电容器多晶硅)未显示，同时，伪字线在后面描述。图2是一相应于图1布线图的电路示意图，PDL由连接在一对位线之间的晶体管A以及连接在一对位线611、611’之间的晶体管B、C以及一预充电电平信号603构成。所有晶体管A、B和C输入一位线预充电信号604至栅极。对于由n-型晶体管形成的晶体管A、B和C，当位线预充电信号604成为H电平时，一对位线被平衡及同时设置为一预充电电平。既使不提供晶体管A时，一对位线也能平衡。因此，增强了平衡速度，数字线(位线对)通过一级晶体管A被接起来。其次，在图3至图6中，第一优选实施例中的一半导体存储器将被描述。图3显示第一实施例中的层叠存储单元阵列和PDL的布线图。图4为在图3中沿线A1-A1方向切割的剖视图，图5为在图3中沿线A2-A2方向切割的剖视图，图6是图3结构的等效电路图。在第一实施例中，如图3所示，PDL101的布线图形，除层叠式多晶硅形成电容器的部分外，与存储单元具有相同的形式，因此，可防止靠近PDL的存储单元的微负载作用，既使PDL101的层叠式多晶硅106’由微负载作用而畸变，因为PDL101不使用它作为一电容器，从而不会发生问题。还有，一位线预充电信号103(是典型地由金属线连接)通过高电阻层叠式多晶硅106’形成，在此情况下，还要考虑预充电速度降低的问题。然而，(1)通常地，预充电电平被设在电源与地之间的中间电平(称‘HVCC’电平)上，以及(2)，虽然，在充电之前，一对位线一个是在电源电平，另一个是在地电平，两者作为预充电电平在近HVCC处能得到平衡，从这点出发，预充电速度不会大大超过平衡速度。这样既使当在预充电电平信号103上加上微码电阻，也是没问题的。接着，需考虑由于使用层叠的多晶硅而降低平衡速度的问题，即使当叠层多晶硅薄片电阻是高值时，位线对能连接具有几十欧姆的电阻，因为连接在预充电晶体管和位线对间的线路短。与晶体管导通电阻值相比，电阻值足够小，因此，由于使用层叠多晶硅不会对平衡速度造成很大的降低。相应地，通过将PDL设置在伪字线区的，通过常规布线中的PDL面积可使布线尺寸减小例如，当应用本专利技术生产16M比特的产品时，芯片尺寸可减少2％到3％。同时，因为在相应于图2中晶体管A的一晶体管在本实施例的半导体存储器中没有提供，所以应考虑平衡速度的降低。然而，通过只在位线的一侧设置PDL，从而可降低位线两侧上的由于位线电阻和电容所造成的延迟。其结果，可获得与传统半导体存储器的同样性能。在图7中将说明第二优选实施例的半导体存储器。结合图7，第二实施例与第一实施例的区别在于PDL101是设置在存储单元列阵102的里边。至于电路组成，第二实施例同第一实施例一样，这样，除层叠式多晶硅形成的一电容与存储单元具有相同形式外，PDL可设置在存储单元阵列里面而不产生微负载作用。通常，PDL电路被设置在长位线的一侧，因此，在位线的端部，由于位线有电阻和电容，所以存在有几个毫微秒的延时，例如，当本专利技术的PDL电路的总电阻等于常规的PDL的电阻且它们设置在位线上六个位置时，它可以预计延时是常规的六分之一，在这种情况下，在常规的半导体存储器中使用伪字线区域，布图尺寸能保持差不多相等。尽管本专利技术对专门实施例已作了完整和清楚的说明，所附的权利要求并不是被如此实施例的解释所限定，而本领域的技艺人员可能作出一些修改和改变。但这些完全落在所阐述的基本技术范围内。本文档来自技高网...

【技术保护点】
一种动态型半导体存储器，其特征在于它包括有：一电路块（称为ＰＤＬ）进行一位线的预充电和平衡；所说的ＰＤＬ所形成的布线图形与存储单元晶体管的相同。

【技术特征摘要】
JP 1997-8-1 220889/19971.一种动态型半导体存储器，其特征在于它包括有一电路块(称为PDL)进行一位线的预充电和平衡；所说的PDL所形成的布线图形与存储单元晶体管的相同；2.一种动态型半导体存储器，其特征在于它包含有一电路块(...

【专利技术属性】
技术研发人员：太田贤，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]