集成电路芯片制造技术

一种集成电路芯片，包括：半导体基板，其上具有多层金属层间绝缘层及分别嵌于多层金属层间绝缘层之间的多层铜金属层；第一保护层，覆盖于多层金属层间绝缘层及多层铜金属层之上；第一电源／地环，形成于多层铜金属层的最上层中，其中第一电源／地环属于集成电路芯片的一个电路区块；第二电源／地环，形成于第一保护层上的铝金属层中，且第二电源／地环同属于集成电路芯片的上述电路区块；以及第二保护层，覆盖第二电源／地环及第一保护层。上述集成电路芯片可以降低集成电路芯片器件的电压降并且提高芯片的性能。

【技术实现步骤摘要】

本专利技术有关于集成电路(integrated circuit, IC )的电源及地线布线(power and ground routing )，且特别有关于集成电路芯片器件的一种新型的电源及地线布 线，其利用铝金属层形成电源线或地线，以将芯片外电源(off-chip source)分 送至芯片内不同区块(block),借此降低集成电路芯片器件的电压降(IR drop) 并提高芯片性能。
技术介绍
大规模(large-scale)半导体集成电路器件的设计过程中，器件的各区块彼 此平行地设计以与器件特性相辅相成。在设计大规模集成电路器件时，通常采 用积木式(building-block )设计法，即，器件的电路被分割成多个电路区块(circuit block),而各个电路区块同时设计。随后，整合各个电路区块以构成完整的电路 器件设计。如熟悉这项技术者所知，集成电路器件往往具有许多电路区块，而电源及 其它信号是通过集成电路器件中的多层导体从芯片外部供应至芯片内的各个电 路区块，并且在电路区块之间及各电路区块内的单元胞(cells)间进行分送的。从俯视集成电路基板的方向可以看出，这些导体是以光刻图案化工艺逐层 将导电材料层图案化所形成的各层导线。导线所处的不同层之间利用绝缘层 (insulating layer)相互隔开，以避免处于不同层且方向交叉的导线彼此物理连 接或电性连接。若要使不同层的导线电性连接，则需要在绝缘层中设置导电通 孑L ( conductive via plug)以连接两导体。集成电路器件的各导体层(conductive layer)具有不同的片电阻(sheet resistance),通常是最低层(第1层或者Ml)的导体层具有最高的片电阻，而 最高层的导体层具有最低的片电阻。这主要是由于工艺上的限制使得较低层的 金属层有较小的厚度。然而，片电阻的差异却会影响布线规则。举例来说，具 有较高片电阻的较低层金属层通常被用来形成较近的电性连接，例如同一单元胞或电路区块内的电性连接，而具有较低片电阻的较高层金属层则用来形成较 远的电性连接，例如不同电路区块内两点间的电性连接。图l是现有的具有六层铜金属层的集成电路芯片器件的放大俯视图，其中， 为了简化说明，仅显示集成电路芯片器件中某电路区块中的一小部分。如图1所示，电路区块10的周边设有电源(VDD)环12以及地(Vss)环14,其中电源环 12以及地环14可以设于第六层金属层(M6)中或比M6低一层的铜金属层中，即 第五层金属层(M5)中。举例来说，电源环12设于M6中，地环14设于M5中， 而其它较低层的铜金属层，如第二层(即M2)至第四层(即M4)金属层，可被用于 信号布线。在电路区块10内被电源环12及地环14所环绕的中央区域，设有所谓的网 状内连接网络(mesh interconnection network) 20 ，其由多条大致4皮此正交的水 平线22以及垂直线24所构成。通过这样的网状内连4妄网络20以及相应的通孔 堆叠(viastack)32及34，电源信号或接地信号即可从相应的电源环12及地环14 分送至单元胞级器件，例如，晶体管或形成于半导体基板主表面(图未示)上 的区域，而这些单元胞级器件并非与电源环12或地环14等距离。上述范例中， 网状内连接网络20的水平线22以及垂直线24形成于M5或M6中。此外，在目前的铜工艺中，通常利用保护层下方的一层铝金属来形成焊接 面(bondable interface )，即铝焊盘(bond pad )，其直接覆盖于由集成电路芯片 的最上层铜金属层所构成的铜焊盘上，以避免铜焊盘表面氧化。在某些倒装芯 片(flip-chip)应用中，也可利用保护层下的这层铝金属形成所谓的重分布层 (re-distributedlayer, RDL),以重分布铝焊盘的排列位置。现有技术由于采用最上两层的铜金属层(M5及M6)来作为电源及地线布线， 使得电压降(IRdrop)无可避免的提高，部分原因是由于M5及M6具有不同的金 属层厚度以及不同的片电阻。如上所述，厚度上M5通常比M6薄，因此M5具 有比M6更高的片电阻(粗略估计约为M6片电阻的两倍)。因此，在该领域中急 需一种改进型电源及地线布线结构，以降低集成电路器件电压降并提高芯片性 能。
技术实现思路
为了降低集成电路芯片器件的电压降并且提高芯片性能，本专利技术提供以下 技术方案4本专利技术提供一种集成电路芯片，包括半导体基板，其上具有多层金属层 间绝缘层及分别嵌于多层金属层间绝缘层之间的多层铜金属层；第一保护层， 覆盖于多层金属层间绝缘层及多层铜金属层之上；第一电源/地环，形成于多层 铜金属层的最上层中，其中第 一电源/地环属于集成电路芯片的一个电路区块； 第二电源/地环，形成于第一保护层上的铝金属层中，且第二电源/地环同属于集 成电路芯片的上述电路区块；以及第二保护层，覆盖第二电源/地环及第一保护 层。本专利技术另提供一种集成电路芯片，包括半导体基板，其上具有多层金属 层间绝缘层及分别嵌于多层金属层间绝缘层之间的多层铜金属层；第 一保护层， 覆盖于多层金属层间绝缘层及多层铜金属层之上；电源环，形成于多层铜金属 层的最上层中，其中电源环属于集成电路芯片的一个电路区块；地环，同属于 集成电路芯片的上述电路区块，形成于多层铜金属层的最上层中，其中至少电 源环与地环的其中之一与位于第一保护层上的铝金属导线电性连接，以降低电 源环或地环的片电阻，且铝金属导线与电源环或地环平行配置；以及第二保护 层，覆盖铝金属导线及第一保护层。以上所述的集成电路芯片，通过将至少电源环与地环其中之一与铝金属导 线电性连接，使集成电路芯片器件的电压降得以降低并使芯片性能得以提高。附图说明图1是现有的具有六层铜金属层的集成电^^芯片器件的放大俯^L图。 图2是依本专利技术较佳实施例的具有六层铜金属层的集成电路芯片的部分剖 面示意图。图3是依本专利技术另一较佳实施例的集成电路芯片的部分剖面示意图。 图4是依本专利技术另 一较佳实施例的集成电路芯片的布局示意图。具体实施例方式在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术 领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同 一个元件。 本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在 功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括J 为一开放式的用语，故应解释成「包括但不限定于J 。此外，「耦接」 一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第 二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接 手段间接地电气连接至第二装置。本专利技术提供一种新型的电源及地线布线，其可以提高集成电路芯片的性能。 本专利技术是利用形成于集成电路芯片的保护层中的铝金属层取代集成电路芯片中比最高层铜金属层(Mn)低一层的铜金属层(Mn-l)以形成电源或地环，及/或形成 网状内连接网络。因此，通常用来形成电源或地环及网状内连接网络的最高两 层铜金属层其中之一可被空出并用于信号布线。另夕卜，被取代的铜金属层(Mn-l) 也可以被略过，从而节省光掩才莫(photomask)本文档来自技高网...

【技术保护点】
一种集成电路芯片，包括：　半导体基板，其上具有多层金属层间绝缘层及分别嵌于该多层金属层间绝缘层之间的多层铜金属层；　第一保护层，覆盖于该多层金属层间绝缘层及该多层铜金属层之上；　第一电源／地环，形成于该多层铜金属层的最上层 中，其中该第一电源／地环属于该集成电路芯片的一个电路区块；　第二电源／地环，形成于该第一保护层之上的铝金属层中，且该第二电源／地环同属于该集成电路芯片的该电路区块；以及　第二保护层，覆盖该第二电源／地环及该第一保护层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：柯庆忠，郑道，刘典岳，周达玺，高鹏程，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]