一种通用的芯片测试时钟电路及其测试方法技术

本发明专利技术提供一种通用的芯片测试时钟电路，包括自动扫描控制单元、efuse存储单元、bist测试档位频率产生单元、第一测试选择单元、第二测试选择单元、自动比对单元、期望pattern单元以及结果分析单元；自动扫描控制单元分别连接所述efuse存储单元、bist测试档位频率产生单元以及结果分析单元；根据具体的工作情况或测试情况将正常功能信号、低速测试时钟信号以及由bist测试档位频率产生单元产生的高速测试时钟信号通过第一测试选择单元和第二测试选择单元选通送至待测CPU电路；自动比对单元分别连接待测CPU电路、期望pattern单元以及结果分析单元。本发明专利技术可以同时满足功能模式和各种测试模式的时钟自动切换，以最大限度的使电路提高复用性,同时减少了功耗。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种通用的芯片测试时钟电路，包括自动扫描控制单元、efuse存储单元、bist测试档位频率产生单元、第一测试选择单元、第二测试选择单元、自动比对单元、期望pattern单元以及结果分析单元；自动扫描控制单元分别连接所述efuse存储单元、bist测试档位频率产生单元以及结果分析单元；根据具体的工作情况或测试情况将正常功能信号、低速测试时钟信号以及由bist测试档位频率产生单元产生的高速测试时钟信号通过第一测试选择单元和第二测试选择单元选通送至待测CPU电路；自动比对单元分别连接待测CPU电路、期望pattern单元以及结果分析单元。本专利技术可以同时满足功能模式和各种测试模式的时钟自动切换，以最大限度的使电路提高复用性,同时减少了功耗。【专利说明】
本专利技术涉及一种芯片测试时钟电路及其测试方法，特别涉及一种可以同时满足芯片功能模式和各种测试模式的时钟自动切换的通用测试时钟电路及其测试方法。
技术介绍
随着SOC芯片的设计复杂度迅速提高，芯片测试难度也迅速提升。随着芯片不同功能和不同电路的增加，测试模式也越来越多，而时钟电路作为芯片工作和测试的核心，需要同时满足功能和测试的需求。目前的技术通常是针对功能和每一个测试模式都单独设计一个时钟电路，这种设计方法对电路损耗多，功耗也大。所以如果能有一种通用DFT(designfor test)的时钟结构，该结构可以同时满足功能模式和各种测试模式的时钟自动切换，可以最大限度的使电路提高复用性，同时减少了功耗。
技术实现思路
本专利技术要解决的技术问题，在于提供，可以同时满足功能模式和各种测试模式的时钟自动切换，可以最大限度的使电路提高复用性，同时减少了功耗。本专利技术的芯片测试时钟电路是这样实现的:一种通用的芯片测试时钟电路，包括自动扫描控制单元、efuse存储单元、bist测试档位频率产生单元、第一测试选择单元、第二测试选择单元、自动比对单元、期望pattern单元以及结果分析单元；所述自动扫描控制单元分别连接所述efuse存储单元、所述bist测试档位频率产生单元以及结果分析单元；所述bist测试档位频率产生单元直接连接所述第一测试选择单元的一输入端口，该第一测试选择单元的另一输入端口则连接低速测试时钟信号；所述第二测试选择单元的两输入端口分别连接所述第一测试选择单元的输出端口和正常功能时钟信号;所述第二测试选择单元的输出端口连接待测CPU电路；所述自动比对单元分别连接待测CPU电路、期望pattern单元以及结果分析单元。进一步的，所述第一测试选择单元为低速bist测试选择单元，第二测试选择单元为高速bist测试选择单元;或者第一测试选择单元为高速bist测试选择单元，第二测试选择单元为低速bist测试选择单元。本专利技术的测试方法是这样实现的:一种通用的芯片测试时钟电路的测试方法，提供如权利要求1所述的通用的芯片测试时钟电路，测试过程如下:(I)、所述自动扫描控制单元从低速bist模式开始测试，将soc_ls_bist_mode信号置为有效，其他配置信号都为O，然后开始低速bist测试；(2)、低速bist测试完毕后，测试响应信号送往自动比对单元，自动对比单元根据期望pattern进行比较，把比较结果送往结果分析单元，结果分析单元在分析结果后把最终测试结果送往自动扫描控制单元；(3)、自动扫描控制单元收到测试结果，如果是测试失败，则将低速bist测试失败对应的bit位存入efuse存储单元说明芯片为废片，否则将低速bist测试通过对应的bit位存入efuse存储单元;然后开始高速bist测试； (4)、高速bist测试从最低档开始，将soc_ls_bist_mode信号置为无效，将soc_hs_bistjnode信号置为有效，并将档位设置为最低频率档，所述bist测试档位频率产生单元产生高速测试时钟信号送至第一测试选择单元，然后开始测试；(5)、测试完毕后，测试响应信号送往自动比对单元，自动对比单元根据期望pattern进行比较，把比较结果送往结果分析单元，结果分析单元在分析结果后把最终测试结果送往自动扫描控制单元；(6)、自动扫描控制单元收到测试结果，如果最低档测试失败，则将最低档位存入efuse存储单元，如果非最低档测试失败，则把前一档作为最高可运行的LI运行档位存入efuse存储单元;然后结束测试;如果测试通过，当前档位为最高档，则将最高档存入efuse存储单元，如果不是最高档，则开始下一个更高档的bist测试，然后回到步骤(5)，直到档位测试失败或者最高档位测试通过后结束测试。本专利技术具有如下优点:1.采用通用DFT(design for test)的时钟结构，该结构可以同时满足功能模式和各种测试模式的时钟自动切换，可以最大限度的使电路提高复用性，同时减少了功耗；2.保证bist时，所有master不动作；3.由于本专利技术具有低速测试时钟信号和bist测试档位频率产生单元产生的高速测试时钟信号，可使多端口时切换到高频一端测试.以保证测试的覆盖率；4.同时满足高速、低速bist的测试需要。【附图说明】下面参照附图结合实施例对本专利技术作进一步的说明。图1为本专利技术方法执行流程图。【具体实施方式】如图1所示，本专利技术的芯片测试时钟电路包括自动扫描控制单元101、efUSe存储单元102、bist测试档位频率产生单元103、第一测试选择单元104、第二测试选择单元105、自动比对单元106、期望pattern单元107以及结果分析单元108;所述自动扫描控制单元101分别连接所述efuse存储单元102、所述bist测试档位频率产生单元103以及结果分析单元108;所述bist测试档位频率产生单元103直接连接所述第一测试选择单元104的一输入端口，该第一测试选择单元104的另一输入端口则连接低速测试时钟信号；所述第二测试选择单元105的两输入端口分别连接所述第一测试选择单元104的输出端口和正常功能时钟信号;所述第二测试选择单元105的输出端口连接待测CPU电路；所述自动比对单元106分别连接待测CPU电路、期望pattern单元107以及结果分析单元108。所述第一测试选择单元104为低速bist测试选择单元，第二测试选择单元105为高速bist测试选择单元，如图1所示;或者第一测试选择单元104为高速bist测试选择单元，第二测试选择单元105为低速bist测试选择单元。其中，所述自动扫描控制单元101负责控制遍历bist两种测试模式，以及扫描两个测试模式下的频率档位，找到可以运行的最高频率档位后，将档位值写入efuse存储单元102;还负责遍历芯片低速模式是否通过和高速bist模式的每个档位是否可以通过，找出芯片可以工作的最高频率档位，将芯片自动归档，并确认芯片可以工作；所述测试档位频率产生单元103负责产生高速bist模式下，不同筛选档位对应的时钟频率；所述efuse存储单元102负责记录芯片最终测试通过的高速bist档位和是否可以通过低速bist测试；所述低速bist测试选择单元负责在低速bist模式时将低速bist时钟选通，在非低速bist模式时将高速bist时钟选通；所述高速bist测试选择单元负责在芯片处于低速bist测试模式本文档来自技高网...

【技术保护点】
一种通用的芯片测试时钟电路，其特征在于：包括自动扫描控制单元、efuse存储单元、bist测试档位频率产生单元、第一测试选择单元、第二测试选择单元、自动比对单元、期望pattern单元以及结果分析单元；所述自动扫描控制单元分别连接所述efuse存储单元、所述bist测试档位频率产生单元以及结果分析单元；所述bist测试档位频率产生单元直接连接所述第一测试选择单元的一输入端口，该第一测试选择单元的另一输入端口则连接低速测试时钟信号；所述第二测试选择单元的两输入端口分别连接所述第一测试选择单元的输出端口和正常功能时钟信号；所述第二测试选择单元的输出端口连接待测CPU电路；所述自动比对单元分别连接待测CPU电路、期望pattern单元以及结果分析单元。

【技术特征摘要】

【专利技术属性】
技术研发人员：廖裕民，王新军，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35