一种实现高精度相位差控制的多相时钟产生方法和电路技术

本发明专利技术涉及一种实现高精度相位差控制的多相时钟产生方法，在于使多相时钟产生电路以差分信号的形式输出n路相位差等距的时钟信号，还在于使n路时钟信号通过匹配电路、差分传输线分别传输至相应的可控延时电路中进行相位校正，然后将校正的n路时钟信号分别传输至受驱动端。本发明专利技术提供的方法通过在时钟信号传输的过程中增设一可控延时电路来对各路时钟信号的相位进行校正，从而使得能够对多相时钟之间的相位差实现高精度的控制。

【技术实现步骤摘要】

本专利技术涉及高速数字电路设计领域，更具体地，涉及一种实现高精度相位差控制的多相时钟产生方法和电路。
技术介绍
时钟电路是高速数字电路设计中至关重要的部分，随着电路系统的集成度与复杂度不断提高，同一设计中可能涉及多个频率相同相位差等距的时钟信号，这就对时钟抖动、时钟偏斜引起的相位误差提出越来越高的要求。在多相时钟系统中，通常采用传统的锁相环(PLL)技术产生高频信号，同时结合延时锁相环(DLL)技术产生多相时钟信号。这种技术由于其结构简单、稳定性好得到了广泛应用，但是在通过传输线驱动目标器件时，高速信号容易受阻抗不连续、串扰、负载和环境噪声等影响，且很难在电路上实现自动校正，这就很容易导致引起多相时钟之间的相位偏差，从而造成时域中的不确定性并表现为幅度的不确定性，降低可实现的噪底和相应的品质因数，如信噪比(SNR)。由于多相时钟相位误差对信号的重构质量影响最大，许多关于多相时钟的获取方法和校正算法已经有了深入研究，如用于产生多相时钟的延时锁定环专用集成电路的设计，着重消除抖动、减少相位噪声以提高多相时钟的精度，另外高时间效率的通道失配校正方法、基于正弦数字信号进行多相时钟相位误差校正的方法等，从算法级达到减少多相时钟相位误差的目的，但是这种方法计算量大、难度高，给系统设计带来很大挑战。显然，许多工程研究把重点放在多相时钟的发生端与接收端，但是，在许多高速数字设计系统中，时钟传输同样需要经过复杂的布线与驱动环境，如果忽略了时钟传送过程中引入的相位噪声，这就极大地浪费了发生端的精心电路设计，同时也增加了接收端的算法校正难度。
技术实现思路
本专利技术为解决以上现有技术的难题，提供了一种实现高精度相位差控制的多相时钟产生方法，该方法通过在时钟信号传输的过程中增设一可控延时电路来对各路时钟信号的相位进行校正，从而使得能够对多相时钟之间的相位差实现高精度的控制。为实现以上专利技术目的，采用的技术方案是：一种实现高精度相位差控制的多相时钟产生方法，在于使多相时钟产生电路以差分信号的形式输出n路相位差等距的时钟信号，还在于使n路时钟信号通过匹配电路、差分传输线分别传输至相应的可控延时电路中进行相位校正，然后将校正的n路时钟信号分别传输至受驱动端。优选地，所述多相时钟产生电路包括恒温晶振、鉴相器PFD、电荷泵CP、环路滤波LF、压控振荡器VCO、分频器DIVIDER/N和n路分频器Divider/Φ，其中恒温晶振的输出端与鉴相器PFD的输入端一连接，鉴相器PFD的输出端一、输出端二与电荷泵CP的输入端一、输入端二连接，电荷泵CP的输出端与环路滤波LF的输入端连接，环路滤波LF的输出端与压控振荡器VCO的控制端连接，压控振荡器VCO的输出端与n路分频器Divider/Φ连接，n路分频器Divider/Φ分别与n路匹配电路连接；压控振荡器VCO的输出端通过分频器DIVIDER/N与鉴相器PFD的输入端二连接；其中恒温晶振为鉴相器PFD提供参考输入Fref，分频器DIVIDER/N为鉴相器PFD提供反馈信号Flock；鉴相器PFD根据参考输入Fref、反馈信号Flock的相位关系作用于电荷泵CP，电荷泵CP根据参考输入Fref、反馈信号Flock的相位差转换成低频直流电平Vctrl1；低频直流电平Vctrl1经过环路滤波LF形成压控振荡器VCO的控制电压Vc(t)，Vc(t)对压控振荡器VCO输出信号的频率进行控制；压控振荡器VCO输出的信号一方面进入n路分频器Divider/Φ中，形成差分信号形式的n路相位差等距的时钟信号，另一方面经过分频器DIVIDER/N后形成反馈信号Flock。优选地，所述可控延时电路包括电感L1、电感L2、电感L3、电感L4、电感L5、电感L6、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电容C1、电容C2、电容C3、电容C4、变容二极管D1、变容二极管D2、变容二极管D3、变容二极管D4、数模转换器DAC和VADJ电压放大电路；其中两条差分传输线分别通过电感L1、电感L2、电感L3和电感L4、电感L5、电感L6与受驱动端连接；其中电容C2的一端与电感L1、电感L2连接，另一端与变容二极管D1的阴极连接，变容二极管D1的阳极与变容二极管D3的阳极连接，变容二极管D3的阴极通过电容C3与电感L4、电感L5连接，变容二极管D1、变容二极管D3的阳极通过电阻R3接地；电容C1的一端与电感L2、电感L3连接，另一端与变容二极管D2的阴极连接，变容二极管D2的阳极与变容二极管D4的阳极连接，变容二极管D4的阴极通过电容C4与电感L5、电感L6连接，变容二极管D2、变容二极管D4的阳极通过电阻R4接地；所述电容C2、变容二极管D1的阴极依次通过电阻R1、电阻R2与电容C1、变容二极管D2连接；所述电容C3、变容二极管D3的阴极依次通过电阻R5、电阻R6与电容C4、变容二极管D4连接；所述数模转换器DAC的输出端与VADJ电压放大电路的输入端连接，VADJ电压放大电路的输出端分别与电阻R1、电阻R2和电阻R4、电阻R5连接；所述在利用可控延时电路进行相位校正时，通过数模转换器DAC输出一个程控电压并通过VADJ电压放大电路进行放大，放大后的电压通过电阻R1、电阻R2、电阻R5、电阻R6隔离，并作用于变容二极管D1、变容二极管D2、变容二极管D3、变容二极管D4，使变容二极管D1、变容二极管D2、变容二极管D3、变容二极管D4的容值大小发生改变，从而对差分信号CLKI_m_P和CLKI_m_N进行时间延迟微调，从而相位的校正。同时，本专利技术还提供了一种应用了以上方法的电路，其具体的方案如下：包括多相时钟产生电路，所述多相时钟产生电路包括n个输出端，多相时钟产生电路的n个输出端以差分信号的形式输出n路相位差等距的时钟信号，所述电路还包括有匹配电路、差分传输线和可控延时电路，其中多相时钟产生电路的各个输出端依次通过匹配电路、差分传输线和可控延时电路与受驱动端连接。优选地，所述多相时钟产生电路包括恒温晶振、鉴相器PFD、电荷泵CP、环路滤波LF、压控振荡器VCO、分频器DIVIDER/N和n路分频器Divider/Φ，其中恒温晶振的输出端与鉴相器PFD的输入端一连接，鉴相器PFD的输出端一、输出端二与电荷泵CP的输入端一、输入端二连接，电荷泵CP的输出端与环路滤波LF的输入端连接，环路滤波LF的输出端与压控振荡器VCO的控制端连接，压控振荡器VCO的输出端与n路分频器Divider/Φ连接，n路分频器Divider/Φ分别与n路匹配电路连接；压控振荡器VCO的输出端通过分频器DIVIDER/N与鉴相器PFD的输入端二连接。优选地，所述可控延时电路包括电感L1、电感L2、电感L3、电感L4、电感L5、电感L6、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电容C1、电容C2、电容C3、电容C4、变容二极管D1、变容二极管D2、变容二极管D3、变容二极管D4、数模转换器DAC和VADJ电压放大电路；其中两条差分传输线分别通过电感L1、电感L2、电感L3和电感L4、电感L5、电感L6与受驱动端连接；其中电容C2的一端与电感L1、电感L2连接，另一端与变容二极管D1的阴极本文档来自技高网...

【技术保护点】
一种实现高精度相位差控制的多相时钟产生方法，在于使多相时钟产生电路以差分信号的形式输出n路相位差等距的时钟信号，其特征在于：还在于使n路时钟信号通过匹配电路、差分传输线分别传输至相应的可控延时电路中进行相位校正，然后将校正的n路时钟信号分别传输至受驱动端。

【技术特征摘要】
1.一种实现高精度相位差控制的多相时钟产生方法，在于使多相时钟产生电路以差分信号的形式输出n路相位差等距的时钟信号，其特征在于：还在于使n路时钟信号通过匹配电路、差分传输线分别传输至相应的可控延时电路中进行相位校正，然后将校正的n路时钟信号分别传输至受驱动端。2.根据权利要求1所述的实现高精度相位差控制的多相时钟产生方法，其特征在于：所述多相时钟产生电路包括恒温晶振、鉴相器PFD、电荷泵CP、环路滤波LF、压控振荡器VCO、分频器DIVIDER/N和n路分频器Divider/Φ，其中恒温晶振的输出端与鉴相器PFD的输入端一连接，鉴相器PFD的输出端一、输出端二与电荷泵CP的输入端一、输入端二连接，电荷泵CP的输出端与环路滤波LF的输入端连接，环路滤波LF的输出端与压控振荡器VCO的控制端连接，压控振荡器VCO的输出端与n路分频器Divider/Φ连接，n路分频器Divider/Φ分别与n路匹配电路连接；压控振荡器VCO的输出端通过分频器DIVIDER/N与鉴相器PFD的输入端二连接；其中恒温晶振为鉴相器PFD提供参考输入Fref，分频器DIVIDER/N为鉴相器PFD提供反馈信号Flock；鉴相器PFD根据参考输入Fref、反馈信号Flock的相位关系作用于电荷泵CP，电荷泵CP根据参考输入Fref、反馈信号Flock的相位差转换成低频直流电平Vctrl1；低频直流电平Vctrl1经过环路滤波LF形成压控振荡器VCO的控制电压Vc(t)，Vc(t)对压控振荡器VCO输出信号的频率进行控制；压控振荡器VCO输出的信号一方面进入n路分频器Divider/Φ中，形成差分信号形式的n路相位差等距的时钟信号，另一方面经过分频器DIVIDER/N后形成反馈信号Flock。3.根据权利要求1所述的实现高精度相位差控制的多相时钟产生方法，其特征在于：所述可控延时电路包括电感L1、电感L2、电感L3、电感L4、电感L5、电感L6、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电容C1、电容C2、电容C3、电容C4、变容二极管D1、变容二极管D2、变容二极管D3、变容二极管D4、数模转换器DAC和VADJ电压放大电路；其中两条差分传输线分别依次通过电感L1、电感L2、电感L3和电感L4、电感L5、电感L6与受驱动端连接；其中电容C2的一端与电感L1、电感L2连接，另一端与变容二极管D1的阴极连接，变容二极管D1的阳极与变容二极管D3的阳极连接，变容二极管D3的阴极通过电容C3与电感L4、电感L5连接，变容二极管D1的阳极、变容二极管D3的阳极通过电阻R3接地；电容C1的一端与电感L2、电感L3连接，另一端与变容二极管D2的阴极连接，变容二极管D2的阳极与变容二极管D4的阳极连接，变容二极管D4的阴极通过电容C4与电感L5、电感L6连接，变容二极管D2的阳极、变容二极管D4的阳极通过电阻R4接地；所述电容C2、变容二极管D1的阴极依次通过电阻R1、电阻R2与电容C1、变容二极管D2的阴极连接；所述电容C3、变容二极管D3的阴极依次通过电阻R5、电阻R6与电容C4、变容二极管D4的阴极连接；所述数模转换器DAC的输出端与VADJ...

【专利技术属性】
技术研发人员：谭洪舟，刘崇庆，李宇，蔡彬，嵇志辉，
申请(专利权)人：广东顺德中山大学卡内基梅隆大学国际联合研究院，中山大学，
类型：发明
国别省市：广东;44