一种抗SET的加固环形振荡器制造技术

本发明专利技术公开了一种抗SET的加固环形振荡器，包括：N级主环形振荡器，其包括N级延时单元，每一级延时单元均输出3对差分输出，共输出3N对差分输出；以及N个输出表决器，每个输出表决器均与N级主环形振荡器中的一级延时单元相连接并从所述级延时单元接收3对差分输出作为输入，并对所述输入进行多数表决后输出有效值，其中，N为大于1的整数。本发明专利技术的抗SET的加固环形振荡器对SET具有较强的免疫能力，可产生均匀的多相位输出，可避免传统加固VCO引起冗余环路相位同步问题，环路中不增加额外延时，对环路振荡频率的影响很小。

【技术实现步骤摘要】

本专利技术涉及振荡器
，尤其涉及一种抗单粒子瞬变(Single-EventTransient，SET)的加固环形振荡器。
技术介绍
辐射环境中，高能粒子轰击电路的敏感结点后，因碰撞电离出的″电子-空穴″对在晶体管电场和浓度梯度的作用下被传输和收集，从而使得输出电压或电流产生波动，导致电路产生错误的输出，产生SET效应。集成电路易于受到SET的影响而导致各种失效。环形振荡器主要用于时钟产生、倍频和频率综合等电路。环形振荡器为典型的反馈系统，工作在周期性振荡状态，一个敏感结点产生错误会随着反馈传输至整个振荡器，因此环形振荡器对SET非常敏感。当环形振荡器受到高能粒子轰击时，可能导致其输出产生相位和频率偏差，甚至振荡中止(偶数级振荡器尤为敏感)。相关研究表明，利用增加环形振荡器中延迟单元级数、改进电路结构等方法都可以达到加固环形振荡器的效果，但是其加固效果有限。三模冗余技术利用三个电路副本获得三个输出信号，再通过多数表决方式确定有效输出。当某个电路副本受到SET干扰时，只要获得多数结果就可以消除或减弱SET对于电路输出的影响，使SET免疫成为可能。图1示出基于常规电压控制振荡器(Voltage-ControlledOscillator，VCO)直接采用三模冗余技术实现的VCO结构，该VCO结构由三个环形振荡器和一表决电路组成。其中，控制电压连接至三个环形振荡器控制电压输入端Vcont，第一个振荡器的输出out连接表决电路的输入端A，第二振荡器的输出out连接表决电路的输入端B，第三振荡器的输出out连接表决电路的输入端C，表决电路的输出Z作为整体电路的输出。图2示出电压控制型环形振荡器的结构，每个VCO结构由延迟单元环和整形电路串联而成。三个VCO环路的公共端仅为控制电压Vcont，只能确保三个VCO环路的振荡频率相同，而无法控制环路相位，因此三个环路产生的时钟相位是随机的，导致表决电路无法输出正确的时钟。图3为解放军国防科学技术大学在2010年申请的专利说明示意图(申请号：201010295620.4)，该专利通过改变振荡器环路反馈，将表决后的输出反馈至VCO支路，从而可以消除三个环路相位随机的问题。但是其引入的表决结构破坏了环路各级结构的一致性，会导致VCO各级输出的相位差不均匀，难以在要求多相位输出的场合中应用，此外，引入的表决结构增加了环路延时，会降低VCO的工作频率。
技术实现思路
(一)要解决的技术问题为了解决相关技术中的上述问题，本专利技术提供一种抗SET的加固环形振荡器，本专利技术的抗SET的加固环形振荡器对SET具有较强的免疫能力，可产生均匀的多相位输出，可避免传统加固VCO引起冗余环路相位同步问题，环路中不增加额外延时，对环路振荡频率的影响很小。(二)技术方案根据本专利技术的一方面，提供一种抗SET的加固环形振荡器，包括：N级主环形振荡器，其包括N级延时单元，每一级延时单元均输出3对差分输出，共输出3N对差分输出；以及N个输出表决器，每个输出表决器均与N级主环形振荡器中的一级延时单元相连接并从所述级延时单元接收3对差分输出作为输入，并对所述输入进行多数表决后输出有效值，其中，N为大于1的整数。优选地，每个输出表决器均包括：三个整形电路模块，每个整形电路模块均具有一对差分输入端和一对正向输出端和负向输出端，所述对差分输入端从N级主环形振荡器中的一级延时单元接收一对差分输出作为输入，每个整形电路模块将所述输入放大整形为高低电平间变化的数字电平信号，并根据数字电平信号的正反相位关系从所述对正向输出端和负向输出端输出数字电平信号；正向表决电路模块，其具有三个输入端，分别从三个整形电路模块的正向输出端接收数字电平信号，进行多数表决后产生正向输出结果；以及负向表决电路模块，其具有三个输入端，分别从三个整形电路模块的负向输出端接收数字电平信号，进行多数表决后产生负向输出结果，其中，所述正向输出结果和所述负向输出结果为一对差分输出，作为所述输出表决器输出的有效值。优选地，N级主环形振荡器只包含一个振荡环路。优选地，当N为大于2的奇数时，N级主环形振荡器的振荡环路由N个相同的延时单元级联组成，每个延时单元均具有三对差分输入端、三对差分输出端、和控制电压端，在全部N级延时单元中，前一级延时单元的三对差分输出端反相连接至次级延时单元的三对差分输入端，最后一级延时单元的三对差分输出端反相连接至第一级延时单元的三对差分输入端，从而N级延时单元首尾相接构成环形结构。优选地，当N为2和大于2的偶数时，N级主环形振荡器的振荡环路由N个相同的延时单元级联组成，每个延时单元均具有三对差分输入端、三对差分输出端、和控制电压端，在全部N级延时单元中，一级延时单元的三对差分输出端正相连接至次级延时单元的三对差分输入端，对于其它N-1级延时单元，前一级延时单元的三对差分输出端反相连接至次级延时单元的三对差分输入端，最后一级延时单元的三对差分输出端反相连接至第一级延时单元的三对差分输入端，从而N级延时单元首尾相接构成环形结构。优选地，每个延时单元均包括三个相同的基本单元，每个基本单元具有三对差分输入端、一对差分输出端和控制电压端，一个延时单元的三个基本单元接收相同的三对差分输入，其中，当在一个基本单元中所述三对差分输入中只有一对输入因为SET效应发生错误时，该基本单元能够进行判断并产生正确输出。优选地，一个延时单元的三个基本单元输出相互独立的三对差分输出，其中，当一个延时单元中的一个基本单元因为SET效应而输出错误的差分输出时，其它两个基本单元均正常输出。优选地，当一个基本单元的三对差分输入端连接在一起形成一对差分输入端时，通过对这样的基本单元进行环形级联形成环形振荡器。优选地，每个基本单元均包括两个相同的电阻负载，两个相同的表决开关和一个受控尾电流源，其中，受控尾电流源在控制电压的控制下通过调节电流而改变该基本单元的延时，两个表决开关对三对差分输入进行多数表决，电阻负载决定该基本单元的输出摆幅。优选地，两个相同的表决开关包括第一表决开关和第二表决开关，第一表决开关包括第一MOS器件、第二MOS器件、第三MOS器件、第四MOS器件、第五MOS器件和第六MOS器件，并且第二表决开关包括第七MOS器件、第八MOS器件、第九MOS器件、第十MOS器件、第十一MOS器件和第十二MOS器件，其中，三对差分输入端本文档来自技高网...

【技术保护点】
一种抗SET的加固环形振荡器，其特征在于，包括：N级主环形振荡器，其包括N级延时单元，每一级延时单元均输出3对差分输出，共输出3N对差分输出；以及N个输出表决器，每个输出表决器均与N级主环形振荡器中的一级延时单元相连接并从所述级延时单元接收3对差分输出作为输入，并对所述输入进行多数表决后输出有效值，其中，N为大于1的整数。

【技术特征摘要】
1.一种抗SET的加固环形振荡器，其特征在于，包括：
N级主环形振荡器，其包括N级延时单元，每一级延时单元均输出3
对差分输出，共输出3N对差分输出；以及
N个输出表决器，每个输出表决器均与N级主环形振荡器中的一级延
时单元相连接并从所述级延时单元接收3对差分输出作为输入，并对所述
输入进行多数表决后输出有效值，
其中，N为大于1的整数。
2.如权利要求1所述的抗SET的加固环形振荡器，其特征在于，每
个输出表决器均包括：
三个整形电路模块，每个整形电路模块均具有一对差分输入端和一对
正向输出端和负向输出端，所述对差分输入端从N级主环形振荡器中的一
级延时单元接收一对差分输出作为输入，每个整形电路模块将所述输入放
大整形为高低电平间变化的数字电平信号，并根据数字电平信号的正反相
位关系从所述对正向输出端和负向输出端输出数字电平信号；
正向表决电路模块，其具有三个输入端，分别从三个整形电路模块的
正向输出端接收数字电平信号，进行多数表决后产生正向输出结果；以及
负向表决电路模块，其具有三个输入端，分别从三个整形电路模块的
负向输出端接收数字电平信号，进行多数表决后产生负向输出结果，
其中，所述正向输出结果和所述负向输出结果为一对差分输出，作为
所述输出表决器输出的有效值。
3.如权利要求1所述的抗SET的加固环形振荡器，其特征在于，N
级主环形振荡器只包含一个振荡环路。
4.如权利要求3所述的抗SET的加固环形振荡器，其特征在于，当
N为大于2的奇数时，N级主环形振荡器的振荡环路由N个相同的延时单
元级联组成，每个延时单元均具有三对差分输入端、三对差分输出端、和
控制电压端，在全部N级延时单元中，前一级延时单元的三对差分输出端
反相连接至次级延时单元的三对差分输入端，最后一级延时单元的三对差
分输出端反相连接至第一级延时单元的三对差分输入端，从而N级延时单

\t元首尾相接构成环形结构。
5.如权利要求3所述的抗SET的加固环形振荡器，其特征在于，当
N为2和大于2的偶数时，N级主环形振荡器的振荡环路由N个相同的延
时单元级联组成，每个延时单元均具有三对差分输入端、三对差分输出端、
和控制电压端，在全部N级延时单元中，一级延时单元的三对差分输出端
正相连接至次级延时单元的三对差分输入端，对于其它N-1级延时单元，
前一级延时单元的三对差分输出端反相连接至次级延时单元的三对差分
输入端，最后一级延时单元的三对差分输出端反相连接至第一级延时单元
的三对差分输入端，从而N级延时单元首尾相接构成环形结构。
6.如权利要求1所述的抗SET的加固环形振荡器，其特征在于，每
个延时单元均包括三个相同的基本单元，每个基本单元具有三对差分输入
端、一对差分输出端和控制电压端，一个延时单元的三个基本单元接收相
同的三对差分输入，其中，当在一个基本单元中所述三对差分输入中只有
一对输入因为SET效应发生错误时，该基本单元能够进行判断并产生正确
输出。
7.如权利要求6所述的抗SET的加固环形振荡器，其特征在于，一
个延时单元的三个基本单元输出相互独立的三对差分输出，其中，当一个
延时单元中的一个基本单元因为SET效应而输出错误...

【专利技术属性】
技术研发人员：韦援丰，杨海钢，陈柱佳，屈小钢，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：北京;11