环形振荡器制造技术

本发明专利技术涉及电子电路技术领域，公开了一种环形振荡器，其包括：偏置电路，用于产生偏置电流；以及延迟单元，用于产生与所述偏置电流具有特定比例关系的驱动电流，并根据所述驱动电流，产生振荡信号；所述偏置电路包括：偏置电流产生电路，用于产生所述偏置电流；电阻器，耦接在所述偏置电流产生电路和地之间；以及第一晶体管，耦接在所述偏置电流产生电路和地之间，并且所述第一晶体管的栅极和漏极耦接；所述延迟单元包括：延迟电路，以及匹配电路，耦接在所述延迟电路的输出端和地之间；其中，所述第一晶体管和所述匹配电路相匹配。本发明专利技术中，可以简化电路结构以及降低制造成本。

【技术实现步骤摘要】

本专利技术涉及电子电路
，特别涉及一种环形振荡器。
技术介绍
目前，环形振荡器可用来为SOC(system on chip，片上系统)提供其所需的时钟。现有的环形振荡器，一般包括：延迟单元和控制电路，该控制电路用于产生该延迟单元的控制电压。如图1和2所示，分别为现有的延迟单元和控制电路的结构示意图，在图2中，方框21所框出的部分为VCTRL(控制电压)产生器。由图1和2中，在现有的环形振荡器中，需要通过电路来得到补偿过的VREF(参考电压)和VCTRL(控制电压)，而补偿过的VREF一般需要使用带隙参考源来提供。因此，现有技术的环形振荡器具有结构复杂，成本高等缺陷。
技术实现思路
本专利技术的目的在于提供一种环形振荡器，可以简化其电路结构，并且成本较低。为解决上述技术问题，本专利技术的实施方式提供了一种环形振荡器，包括：偏置电路，用于产生偏置电流；以及延迟单元，用于产生与所述偏置电流具有特定比例关系的驱动电流，并根据所述驱动电流，产生振荡信号；所述偏置电路包括：偏置电流产生电路，用于产生所述偏置电流；电阻器，耦接在所述偏置电流产生电路和地之间；以及第一晶体管，耦接在所述偏置电流产生电路和地之间，并且所述第一晶体管的栅极和漏极耦接；所述延迟单元包括：延迟电路，以及匹配电路，耦接在所述延迟电路的输出端和地之间；其中，所述第一晶体管和所述匹配电路相匹配。本专利技术实施方式相对于现有技术而言，由于第一晶体管和匹配电路之间做了匹配设计，因此其输出信号的振荡频率可以仅与偏置电流有关，而不与参考电压和控制电压有关，因此本发实施方式不需要补偿过的参考电压，从而可以简化电路结构，并且降低制造成本。另外，本专利技术实施方式的环形振荡器的振荡信号的振荡频率可表示为：其中，n为拟合参数，C为所述延迟电路的输出端的寄生电容，ID为所述延迟单元的驱动电流，VGS为所述第一晶体管的栅源电压。由该表达式可以看出，ID与VGS都是随着温度的上升而下降的,因此延迟单元的ID为负温度系数,而1/VGS为正温度系数，则通过本专利技术的匹配，可以使得延迟单元的摆幅接近VGS，从而使得正负温度系数通过设计得以抵消。另外，所述匹配电路包括：第二晶体管，串接在所述延迟电路的第一输出端和地之间，并且所述第二晶体管的栅极和漏极耦接；以及第三晶体管，串接在所述延迟电路的第二输出端和地之间，并且所述第三晶体管的栅极和漏极耦接。其中，所述第一晶体管和所述匹配电路相匹配可以是指所述第一晶体管的栅源电压与所述第二晶体管的栅源电压、所述第三晶体管的栅源电压均相等。附图说明图1是现有的延迟单元的结构示意图；图2是图1中的延迟单元的控制电路的结构示意图；图3是本专利技术的环形振荡器的实施例的结构示意图；图4是图3中的偏置电路的实施例的结构示意图；图5是图3中的延迟单元的实施例的结构示意图；图6为3级环形延迟单元的实施列的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。本专利技术的第一实施方式涉及一种环形振荡器，其结构如图3所示。该环形振荡器3包括：偏置电路31，用于产生偏置电流Ibias；以及延迟单元32，用于产生与所述偏置电流Ibias具有特定比例关系的驱动电流ID，例如ID＝αIbias，并根据该驱动电流，产生振荡信号。继续如图3所示，偏置电路31包括：偏置电流产生电路311、电阻R及第一晶体管M1。其中，偏置电流产生电路311用于产生偏置电流Ibias。而电阻器R耦接在偏置电流产生电路311和地之间。第一晶体管M1耦接在偏置电流产生电路311和地之间，并且第一晶体管M1的栅极和漏极耦接。如图所示，第一晶体管M1例如可以为NMOS，其源极接地，漏极与栅极耦接，并且漏极接偏置电流产生电路311的输出。继续如图3所示，延迟单元32包括：电流源321、延迟电路322及匹配电路323。其中，电流源321用于产生与偏置电流Ibias具有特定比例关系的驱动电流ID，例如ID＝αIbias，并提供给延迟电路322。而匹配电路323耦接在延迟电路322的输出端和地之间。其中，匹配电路323设计为与第一晶体管M1相匹配，其中匹配例如可以是指匹配电路323与第一晶体管M1具有非常接近的器件特性。本专利技术实施方式相对于现有技术而言，由于第一晶体管和匹配电路之间做了匹配设计，因此其输出信号的振荡频率可以仅与偏置电流有关，而不与参考电压和控制电压有关，因此本发实施方式不需要补偿过的参考电压，从而可以简化电路结构，并且降低制造成本。本专利技术的第二实施方式涉及一种偏置电路31，如图4所示。第二实施方式是对图3中的偏置电路31的细化，尤其是其中的偏置电流产生电路311的详细细化。其包括：晶体管M9和晶体管M10，其中晶体管M9和晶体管M10均可以为PMOS，并且晶体管M9和M10的栅极耦接，用于接偏置电压(如Vbp)；晶体管M9和M10的源极均接电源电压。在偏置电压的作用下，晶体管M9和晶体管M10的漏极均产生偏置电流Ibias。除此之外，偏置电流产生电路311还包括：晶体管M11、M12、M13、M14、M15和M16，如图4所示。其中，晶体管M9、M11、M13、M15和电阻R顺序串接在电源电压和地之间；晶体管M10、M12、M14、M16和晶体管M1顺序串接在电源电压和地之间。并且，晶体管M11和M12的栅极耦接，晶体管M13和M14的栅极耦接，晶体管M15和M16的栅极耦接。另外，晶体管M12的漏极与晶体管M15(或M16)的栅极耦接。在偏置电流产生电路311中，晶体管M9和晶体管10用于产生偏置电流，而晶体管M11、M12、M13、M14、M15和M16工作于饱和区，其对偏置电流的大小没有影响。在图示中，电压Vcas、Vn1及Vn2均用于使得相应的晶体管工作于饱和区。在图4所示电路结构中，首先晶体管M9和M10的VGS相等(S端连接电源，G端连一起)，因此左右两路电流相等。因为左右两路电流相等，并且M15和M16的栅(G)端相连，因此电阻R的电压必须与M1的VGS相等。通过MOS管(如晶体管M1)的电流表示为： I b i a s = 1 2 u C o x W L ( V G S - V T H ) 2 ]]>可以得出VGS,并与电阻R的电压相等： 本文档来自技高网...

【技术保护点】
一种环形振荡器，包括：偏置电路，用于产生偏置电流；以及延迟单元，用于产生与所述偏置电流具有特定比例关系的驱动电流，并根据所述驱动电流，产生振荡信号；其特征在于，所述偏置电路包括：偏置电流产生电路，用于产生所述偏置电流；电阻器，耦接在所述偏置电流产生电路和地之间；以及第一晶体管，耦接在所述偏置电流产生电路和地之间，并且所述第一晶体管的栅极和漏极耦接；所述延迟单元包括：延迟电路，以及匹配电路，耦接在所述延迟电路的输出端和地之间；其中，所述第一晶体管和所述匹配电路相匹配。

【技术特征摘要】
1.一种环形振荡器，包括：偏置电路，用于产生偏置电流；以及延迟单元，用于产生与所述偏置电流具有特定比例关系的驱动电流，并根据所述驱动电流，产生振荡信号；其特征在于，所述偏置电路包括：偏置电流产生电路，用于产生所述偏置电流；电阻器，耦接在所述偏置电流产生电路和地之间；以及第一晶体管，耦接在所述偏置电流产生电路和地之间，并且所述第一晶体管的栅极和漏极耦接；所述延迟单元包括：延迟电路，以及匹配电路，耦接在所述延迟电路的输出端和地之间；其中，所述第一晶体管和所述匹配电路相匹配。2.根据权利要求1所述的环形振荡器，其特征在于，所述环形振荡器具有三个串接的所述延迟单元。3.根据权利要求1或2所述的环形振荡器，其特征在于，所述环形振荡器的振荡信号的振荡频率可表示为： f = n I D 3 πV G S C ]]>其中，n为拟合参数，C为所述延迟电路的输出端的寄生电容，ID为所述延迟单元的驱动电流，VGS为所述第一晶体管的栅源电压。4.根据权利要求1所述的环形振荡器，其特征在于，所述延迟电路的输入端和输出端均为差分形式。5.根据权利要求4所述的环形振荡器，其特征在于，所述匹配电路包括：第...

【专利技术属性】
技术研发人员：凌宇，谢循，盛文军，
申请(专利权)人：泰凌微电子上海有限公司，
类型：发明
国别省市：上海;31