集成电路芯片制造技术

本发明专利技术提供一种集成电路芯片。所述集成电路芯片包含：半导体衬底；第一内连接线，具有位于半导体衬底上的第一部分及第二部分，其中第二部分与第一部分分离；第二内连接线，位于第一内连接线下方；第一通孔，将第一部分电性耦接至第二内连接线；导电层，位于第一内连接线与第二内连接线之间；第二通孔，将导电层电性耦接至第二部分。以上所述的集成电路芯片可降低集成电路装置的电压降并改善芯片性能。

【技术实现步骤摘要】

本专利技术有关于半导体集成电路(semiconductor integrated circuit)装置。更 特别的，本专利技术有关于改进的集成电路芯片，且其内连接(interconnection)方案可减少 芯片的电压降(IR drop)。
技术介绍
大规模(large scale)集成半导体电路装置的设计进程中，装置的各个区块 (block)通常彼此平行的设计以与装置特性相辅相成。在设计大规模装置的进程中，通常采 用积木式(building-block)设计法，装置的电路被分为多个电路区块并且各个电路区块 被同时设计。装置的整体设计(overall design)随后经由整合上述多个组成区块来实现。集成电路(integrated circuit, IC)通常具有大量电路区块，电源及其它信号透 过集成电路元件中的多层导体从芯片外部供应至芯片内的各个电路区块，并且在电路区块 之间及各电路区块内的单元胞(cell)间进行分送。众所周知，从俯视集成电路衬底的方向可以看出，导体是经由光刻图案化工艺将 导电材料层图案化所形成的各层导线。导线所处的不同层之间利用绝缘层(insulating layer)相互隔离，以避免处在不同层且方向交叉的导线彼此物理连接或电性连接。若要电 性连接不同层的导线，则需要在绝缘层中设置导电通孔(viaplug)以连接两导体。典型地，在集成电路芯片中，内连接金属层最顶端的两层用于电源及接地布线 (power and ground routing)。然而，上述方法将不可避免的引入严重的电压下降(或者 IR降)，导致功率消耗增加以及信号配时速度(signal timing speed)减慢。因此，亟需一 种集成电路芯片装置的改进式电源及接地布线结构，其能够减小金属层电阻，从而降低芯 片电压降并改善芯片性能。
技术实现思路
有鉴于此，本专利技术提供以下技术方案本专利技术提供一种集成电路芯片，包含半导体衬底；第一内连接线，具有位于半导 体衬底上的第一部分及第二部分，其中第二部分与第一部分分离；第二内连接线，位于第一 内连接线下方；第一通孔，将第一部分电性耦接至第二内连接线；导电层，位于第一内连接 线及第二内连接线之间；以及第二通孔，将导电层电性耦接至第二部分。本专利技术另提供一种集成电路芯片，包含半导体衬底，其上具有多个金属层；电源 线或地线，形成于多个金属层的最上层，电源线或地线具有第一部分及第二部分，其中第二 部分与第一部分分离；下层内连接线，位于电源线或地线下方；第一通孔，形成于金属层间 介电质层中，用于将第一部分电性耦接至下层内连接线，金属层间介电质层位于电源线或 地线与下层内连接线之间；以及金属-绝缘体-金属结构，形成于金属层间介电质层中，金 属_绝缘体_金属结构经由第二通孔电性耦接至第二部分。以上所述的集成电路芯片可降低集成电路元件电压降并改善芯片性能。附图说明图1是依本专利技术实施例具有六层铜金属层的集成电路芯片的部分剖面示意图。图2是本专利技术的另一实施例的剖面示意图。图3是本专利技术的又一实施例的剖面示意图。图4是本专利技术的又一实施例的剖面示意图。图5是本专利技术的又一实施例的剖面示意图。图6是本专利技术的又一实施例的剖面示意图。具体实施例方式在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及后 续的申请专利范围并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异 来作为区分的基准。在通篇说明书及后续的请求项当中所提及的「包含」是一开放式的用 语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连 接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表第一装置可直接电气连接 于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。本专利技术有关于与当前半导体制造工艺(manufacturing process)兼容的内连接 结构(interconnect structure)，且上述结构可减小金属层电阻，从而降低集成电路芯片 的电压降，进而改进芯片的性能(诸如功率消耗以及速度)。一方面，本专利技术有关于集成电 路芯片装置，所述集成电路芯片装置可将金属_绝缘体_金属(metal-insulator-metal， MIM)结构或者类似于MIM的结构合并(incorporate)至内连接网络(interconnection network)，例如电源或接地信号线(power or grounds ignal line)，以降低芯片的电压降， 从而改善芯片的性能。本专利技术的内连接结构可用于数字电路。此外，本专利技术的内连接结构 可在集成电路芯片内提供额外的布线路径(routing path)。以下将结合附图来说明本专利技术的实施例。在说明书以及附图中，将以符号“Mn”代 表制作在集成电路芯片中最上层(topmost level)的金属层，而以“Mn_l”代表比最上层的 金属层低一层的金属层，以此类推，其中，在某些实施例中，η介于5和8之间，但并非仅限 于此。符号“V”代表连接邻近两导电金属层的通孔。举例来说，V5代表将Μ5内连接至Μ6 的通孔。图1是依本专利技术实施例的集成电路芯片Ia的部分剖面(cross-sectional)示意 图，集成电路芯片Ia中制作有六层铜金属层(M1-M6)。尽管本实施例的金属层是铜制成， 但其并非本专利技术的限制，所述金属层的材料可包含铜、铝、铜铝混合或者其它适合材料。图 1中的集成电路芯片Ia的制作是基于所谓的1P6M方案(一层多晶硅及六层金属)。然而， 本专利技术也可适用于其它内连接方案中，诸如1P3M、1P4M、1P5M、1P7M或者1P8M等等。图1中所例示的集成电路芯片Ia包含半导体衬底100，例如硅衬底、硅晶绝缘体 (silicon-on-insulator, SOI))衬底、硅锗(SiGe)衬底或者其它衬底。在半导体衬底100 上形成有多层金属层间介电质(inter-metal dielectric, IMD)层110-132。电路元件110， 例如三极管(transistor)、电容或存储单元(memory cell)，则制造在半导体衬底100的主表面(main surface)上。IMD 层 110-132 可由低介电常数(lowdielectric constant, low-k)材料或者超低介电常数材料构成，但不限于此。IMD层110-132也可包含现有的介电 质层，例如氧化娃(silicon oxide)、氮化娃(siliconnitride)、碳化娃(silicon carbide) 或氮氧化硅(silicon oxy-nitride) 0此处描述的低介电常数材料或者超低介电常数材料 可包含有机材料(例如SiLK)或者无机材料(例如HSQ)，其可具有多孔(porous)特性或非 多孔(non-porous)特性。依据本专利技术的第一实施例，M1-M6及相应的各通孔Vl V5可使用铜镶嵌工艺 (copper damascene process)或者双键嵌工艺(dual damascene process)制造，上述工艺 已为本领域技术人员熟知，故不做本文档来自技高网...

【技术保护点】
一种集成电路芯片，包含：半导体衬底；第一内连接线，具有位于该半导体衬底上的第一部分及第二部分，其中该第二部分与该第一部分分离；第二内连接线，位于该第一内连接线下方；第一通孔，将该第一部分电性耦接至该第二内连接线；导电层，位于该第一内连接线及该第二内连接线之间；以及第二通孔，将该导电层电性耦接至该第二部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：涂兆均，林世宏，黄志坚，张添昌，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]