一种集成电路芯片，包括： 一硅基板； 至少一电路，形成于该硅基板上，该电路具有至少一输出／输入垫（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｐａｄ，Ｉ／Ｏ ｐａｄ）； 一固定封环（ｓｅａｌ ｒｉｎｇ），形成于该硅基板上，并围绕该电路及该输出／输入垫； 一接地环（ｇｒｏｕｎｄ ｒｉｎｇ），形成于该硅基板及该输出／输入垫之间，并与该固定封环电连接；以及 至少一防护环（ｇｕａｒｄ ｒｉｎｇ），设置于该硅基板之上，并围绕该输出／输入垫，用以与该固定封环电连接。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及一种集成电路(integrated circuit，IC)芯片(chip)，且特别是涉及一种具有固定封环(seal ring)、接地环(ground ring)及防护环(guardring)的集成电路芯片。
技术介绍
半导体晶片(wafer)经由集成电路制造工艺而形成数个集成电路芯片，每一颗集成电路芯片上包含多个电路，如数字(digital)电路、模拟(analog)电路及射频(radio frequency，RF)电路。任意相邻之二集成电路芯片之间具有一切割线(scribe)，以利于集成电路芯片被切开。在切割集成电路芯片的过程中，所产生之切割应力会造成集成电路芯片中的电路遭到破坏。因此，在集成电路芯片与切割线之间通常设计有一固定封环(seal ring)，以保护集成电路芯片之结构，免于集成电路芯片在被切割的过程中受到破坏。请参照图1A及图1B所示，图1A表示传统的集成电路芯片的俯视图，图1B表示沿着图1A的剖面线1B-1B’所视的集成电路芯片的部分放大剖面图。在图1A及图1B中，集成电路芯片10包括硅基板14、数字电路12、射频电路13、固定封环11和输出/输入垫(input/output pad，I/O pad)12a及13a，数字电路12、射频电路13、固定封环11和输出/输入垫12a及13a皆形成硅基板14上。其中，输出/输入垫12a及13a分别和数字电路12及射频电路13电连接。固定封环11围绕在集成电路芯片10之周围，并包围数字电路12、射频电路13和输出/输入垫12a及13a。如图1B所示，固定封环11包括P型阱(pwell)15、P型重掺杂层(P+)16、金属层17a、17b及17c、介电层18a、18b及18c、贯孔19a、19b及19c、护层18d及氮化物18e，P型阱15形成于硅基板14上。P型重掺杂层(P+)16形成于P型阱15中，且P型重掺杂层(P+)16的表面与P型阱15的表面共平面。介电层18a～18c、护层18d及氮化物层18e由下而上依序形成于P型阱15及P型重掺杂层(P+)16的表面上，金属层17a～17c分别形成于介电层18a～18c上，并分别被介电层18b、18c及护层18d覆盖。贯孔19a～19c分别形成于介电层18a～18c中，贯孔19a～19c分别用以电连接P型重掺杂层(P+)16及金属层17a、金属层17a及17b和金属层17b及17c。由于固定封环11为连续的环状结构，数字电路12是一容易产生噪声之电路，且射频电路13是一容易被噪声干扰之电路，导致数字电路12或输出/输入垫12a所产生的噪声将会非常容易经由固定封环11传给射频电路13或输出/输入垫13a，造成所谓的噪声耦合(noise coupling)现象，而影响射频电路13的正常操作。为了解决上述的噪声耦合之现象，传统已有多种解决方式提出。请参照图2A及图2B，图2A表示美国专利公开案号US 2003/0122235 A1所揭露的集成电路芯片的部分俯视图，图2B表示沿着图2A的剖面线2B-2B’所视的集成电路芯片的部分放大剖面图。在图2A及图2B中，集成电路芯片20包括硅基板25、数字电路的输出/输入垫22、接地垫24、射频电路23和固定封环21a及21b。数字电路的输出/输入垫22、接地垫24、射频电路23和固定封环21a及21b皆形成于硅基板25上，固定封环21a及21b围绕在集成电路芯片20之周围，并包围数字电路的输出/输入垫22、接地垫24及射频电路23。其中，固定封环21a及21b为非连续的环状结构，固定封环21b比固定封环21a更靠近数字电路的输出/输入垫22、接地垫24及射频电路23。为了使数字电路的输出/输入垫22所产生的噪声无法经由固定封环21a及21b传给射频电路23，固定封环21a及21b之缺口交错排列，数字电路的输出/输入垫22及射频电路23经由固定封环21a之二缺口对应于固定封环21a，接地垫24邻近于固定封环21b。固定封环21a及21b的剖面结构相同，在此以固定封环21b的剖面结构为例作说明。如图2B所示，固定封环21b包括N型阱26、P型重掺杂层(P+)27、硅化金属层(salicide)28、浅沟槽隔离层(shallow trench isolation，STI)29、介电层30a～30f、金属层34a～34f、接触层35a～35f、护层31、氮化物层32及聚亚酰胺层(polyimide，PI)33。N型阱26形成于硅基板25上，P型重掺杂层(P+)27及浅沟槽隔离层29形成于N型阱26中，P型重掺杂层(P+)27及浅沟槽隔离层29的表面与N型阱26的表面共平面。其中，浅沟槽隔离层29用以使得固定封环21b与数字电路的输出/输入垫22、接地垫24及射频电路23电隔离。硅化金属层28形成于P型重掺杂层(P+)27中，硅化金属层28的表面与P型重掺杂层(P+)27的表面共平面。介电层30a～30f、护层31、氮化物层32及聚亚酰胺层33是由下而上依序形成于N型阱26、硅化金属层28及浅沟槽隔离层29的表面上，金属层34a～34f分别形成于介电层30a～30f上，并分别被介电层30b～30f及护层31覆盖。接触层35a～35f分别形成于介电层30a～30f中，接触层35a用以电连接金属层30a及硅化金属层28，接触层35b～35f由下而上依序用以电连接金属层30b～30f之相邻二金属层。需要注意的是，由于N型阱26与硅基板25之间形成一PN结(PNjunction)，导致在以等离子蚀刻法制造固定封环21a及21b的过程中所产生之电荷无法经由硅基板25导出，电荷将会累积于固定封环21a及21b上，严重影响集成电路芯片20的电品质。此外，由于固定封环21a及21b之缺口之下方的N型阱26并没有被切开，导致数字电路的输出/输入垫22所产生的噪声仍然可能经由N型阱26传给射频电路23，产生噪声耦合的现象。另外，固定封环21a及21b之双环设计将会增加集成电路芯片20之尺寸。请参照图3A及图3B，图3A表示美国专利案号6,492,716所揭露的集成电路芯片的部分俯视图，图3B表示沿着图3A的剖面线3B-3B’所视的集成电路芯片的部分放大剖面图。在图3A及图3B中，集成电路芯片40包括P型硅基板44、数字电路42、射频电路43和固定封环41。数字电路42、射频电路43和固定封环41皆形成于P型硅基板45上，固定封环41围绕在集成电路芯片40之周围，并包围数字电路42及射频电路43。其中，固定封环41为非连续的环状结构，并具有数个缺口，如2个缺口，使得部分之固定封环41邻近于数字电路42、且另一部分的固定封环41邻近于射频电路43。如图4B所示，固定封环41包括N型阱45、硅化金属层46、栅氧化层(gate oxide)47、浅沟槽隔离层48、多晶硅层(polysilicon)49、介电层50a～50f、金属层53a～53f、贯孔54a～54f、氧化物层51及氮化物层52。N型阱45及浅沟槽隔离层48形成于P型硅基板44中，硅化金属层46形成于N型阱45中，栅氧化层47形成于硅化金属层46中。其中，栅氧化层47的表面与浅沟槽隔离层48的表面共平面。介电本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路芯片，包括一硅基板；至少一电路，形成于该硅基板上，该电路具有至少一输出/输入垫(input/output pad，I/O pad)；一固定封环(seal ring)，形成于该硅基板上，并围绕该电路及该输出/输入垫；一接地环(ground ring)，形成于该硅基板及该输出/输入垫之间，并与该固定封环电连接；以及至少一防护环(guard ring)，设置于该硅基板之上，并围绕该输出/输入垫，用以与该固定封环电连接。2.如权利要求1所述的集成电路芯片，其中该防护环为一P型重掺杂层(P+)及一金属层所电连接而成之防护环。3.如权利要求1所述的集成电路芯片，其中该电路为数字电路。4.如权利要求1所述的集成电路芯片，其中该电路为模拟电路。5.如权利要求1所述的集成电路芯片，其中该电路为射频电路。6.一种固定封环，延伸在一硅基板之周围，该固定封环包括一P型阱(Pwell)，形成于该硅基板上，并具有一第一开口；一N型掺杂层，形成于该第一开口中，并位于该硅基板上；一P型重掺杂层(P+)，形成于该P型阱上，并具有一第二开口，该第二开口对应于该N型掺杂层；一隔离层，形成该第二开口中，并位于该N型掺杂层上；多个介电层，形成于该P型重掺杂层(P+)上；以及多个金属层，各该金属层形成于对应之各该介电层上，并与该P型重掺杂层(P+)电连接，该些金属层具有一缺口，该缺口暴露部分之该隔离层。7.如权利要求6所述的固定封环，其中该固定封环还包括多个接触层，各该接触层形成于对应之各该介电层中，一接触层用以电连接该P型重掺杂层(P+)及邻近于该P型重掺杂层(P+)之该金属层，其余该些接触层之各该接触层用以电连接相邻之二该金属层。8.如权利要求7所述的固定封环，其中该些接触层为多个贯孔(via)。9.如权利要求7所述的固定封环，其中该些接触层为多个插塞(plug)。10.如权利要求6所述的固定封环，其中该第二开口之大小大于或等于该N型掺杂层的表面积。11.如权利要求6所述的固定封环，其中该N型掺杂层的表面与该P型阱的表面共平面。12.如权利要求6所述的固定封环，其中该隔离层的表面与该P型重掺杂层(P+)的表面共平面。13.如权利要求6所述的固定封环，其中该N型掺杂层为N型阱(Nwell)。14.如权利要求6所述的固定封环，其中该N型掺杂层为N型外延层(N-epi)。15.如权利要求6所述的固定封环，其中该隔离层为浅沟槽隔离层(shallow trench isolation，STI)...
【专利技术属性】
技术研发人员：陈升祐，
申请(专利权)人：络达科技股份有限公司，
类型：发明
国别省市：
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