集成电路制造技术

本实用新型专利技术的实施例涉及集成电路。使用堆叠，其包括双钝化(CPSI、CPSS)并且被局部蚀刻以暴露集成电路的位于集成电路的互连部分的最后金属化层级之上的接触垫(PLCT)，以保护上述集成电路防止至少一个电介质区域的击穿。至少一个电介质区域至少部分多孔，并且分离集成电路的互连部分的两个导电元件。击穿由上述至少一个电介质区域内的缺陷的存在所辅助的电传导引起。

【技术实现步骤摘要】
集成电路
本技术的实现方式和实施例涉及集成电路，更具体地涉及防止集成电路的互连部分(通常称为字首组合词BEOL(后端制程))内的线间多孔电介质过早击穿的保护。
技术介绍
在传统方式中，集成电路的互连部分包括至少一个金属化层级，并且通常包括若干金属化层级，每个金属化层级包括导线，例如，诸如铜线的金属线，使得集成电路的各个部件可以彼此互连和/或互连至集成电路的输入-输出。为了补充这个互连，根据本领域的技术人员通常使用的术语，该互连部分还通常包括一个或多个过孔层级，过孔层级位于金属化层级之间并且使得可以将某些金属线链接在一起。在某些情况下，可能发生分离两个金属线的线间电介质区域的过早击穿，特别是在这两个金属线分开非常小的距离时，例如等于由所使用的CMOS技术节点指示的最小距离。随着CMOS技术节点变得越来越先进，也就是说当这一最小距离变得越来更小时，这越来越关键。在根据No.1559337提交的法国专利申请中指出，这一过早击穿现象特别发生在两个金属线之间施加的电势差的存在与水分和/或离子污染渗入到电介质中相结合，特别是当电介质多孔时。因此，从此推断出，这一过早击穿现象是归因于在电介质中的缺陷(陷阱)的存在所辅助的传导机制。更确切地，然后电子通过位于电介质的禁带中的、被假定为电离中心(电子施主)的状态之间的跳跃而传播。这一效应源自于，在施加电场(线之间的电势差)的情况下这些中心的电离能的下降。这一传导机制之后被称为普尔-夫伦克尔(Poole-Frenkel)电流的电流证明，普尔-夫伦克尔电流使用以通用方式证明电介质内的这种机制的两个人的名字命名。在前述法国专利申请中，建议通过使用至少一个非多孔电介质阻挡件而提供对这一过早电介质击穿的解决方案，至少一个非多孔电介质阻挡件被插入至少一个电介质区域的多孔部分和两个导电元件(例如，集成电路的互连部分的金属轨道或线或过孔)的至少一个之间，以便保护该集成电路防止上述至少一个电介质区域的击穿，该击穿由在上述至少一个电介质区域内的缺陷的存在所辅助的电传导引起。换言之，该解决方案旨在尽可能地断裂容易在电介质中长期或多或少存在的传导路径，即通过使用至少一个非多孔电介质阻挡件，尽可能地避免普尔-夫伦克尔类型的漏电流在由该电介质区域分离的两个导电元件之间流动。尽管如此，专利技术人已经注意到，某些情况有利于互连部分的多孔电介质区域中水分的出现。这种情况特别是当集成电路位于不断供电的设备(诸如例如TV解码器)内，在这种情况下集成电路的温度可能接近60-70摄氏度。现在，如在上文指示的，这种水分可能导致在多孔电介质中产生传导路径。即使前述法国专利申请中描述的解决方案是令人满意的，但仍然存在尽可能减少或甚至消除集成电路的多孔电介质区域内水分出现的需求，并且这将因此减少过早电介质击穿的风险。
技术实现思路
根据本技术的一个实现方式和实施例，因此建议提供对这个需求的解决方案。一种集成电路总体上包括上述互连部分(BEOL)、局部蚀刻封装层、通常为TEOS(四乙氧基硅烷)类型的氧化物，氧化物覆盖有经蚀刻的导电层(例如，铝)，其旨在用于形成接触垫以使得可以将集成电路与外部连接，并且用于形成金属线，金属线旨在传送供电电压或者用于形成具有特别是在安全芯片中使用的特殊功能的特殊图案。这一经蚀刻的导电层本身覆盖有绝缘层，通常为填充氧化物，例如也是TEOS类型氧化物。有利地，绝缘层在高密度等离子体(HDP)帮助下被沉积并且使得可以在该电气层的经蚀刻的部分之间插入间隙。该绝缘层本身覆盖有相对厚的上部钝化层，上部钝化层确保对集成电路的机械保护和化学保护。绝缘层-钝化层堆叠被蚀刻以暴露接触垫。在很多研究之后，专利技术人惊讶地注意到，绝缘层，特别是TEOS氧化物类型的绝缘层形成水分的入口路径，尽管在前述法国专利申请中引用该材料能够借助于非多孔电介质阻挡件被用来尽可能地避免普尔-夫伦克尔类型的漏电流的流动。换言之，专利技术人注意到TEOS类型氧化物的这一非多孔特性不足以使得该材料不渗透水分，因此接触垫的层级的堆叠的侧面是水分向集成电路渗透的入口。因此，特别建议通过使用堆叠提供该问题的解决方案，堆叠包括第一非多孔下部钝化层、电绝缘层和上部钝化层，堆叠被局部蚀刻以便暴露集成电路的上述接触垫，接触垫位于集成电路的互连部分的最后金属化层级之上，从而保护上述集成电路防止至少一个电介质区域的击穿，至少一个电介质区域至少部分多孔，分离集成电路的互连部分的两个导电元件，击穿由上述至少一个电介质区域内的缺陷的存在所辅助的电传导引起。换言之，代替保护接触垫的层级处的堆叠的侧面，在经蚀刻的导电层和经蚀刻的封装层的一个或多个暴露的部分上，沉积特别是对水分的非多孔下部钝化层(例如氮化硅SiN)，以便使用该非多孔下部钝化层补充上述堆叠。这样的解决方案与CMOS技术方法是高度兼容的，因为其仅要求添加单个方法步骤(下部钝化层的形成)，而不要求掩模的任何修改或添加，也不要求对集成电路的布图的任何修改。另外，这个新型解决方案与在前述法国专利申请中描述的解决方案(在多孔电介质内使用非多孔电介质阻挡件)兼容。因此，根据一个方面，提议一种用于保护集成电路防止由电介质区域内缺陷的存在所辅助的电传导的方法。电介质区域至少部分多孔，分离集成电路的互连部分的两个导电元件。该方法包括在蚀刻封装层和蚀刻导电层之后，在经蚀刻的导电层和经蚀刻的封装层的一个或多个暴露的部分上形成堆叠，封装层在上述互连部分的最后金属化级之上形成，导电层位于上述经蚀刻的封装层之上并且至少旨在用于形成接触垫，以及局部蚀刻上述堆叠以暴露上述接触垫，堆叠包括非多孔下部钝化层、电绝缘层和上部钝化层。根据一个实现方式，非多孔下部钝化层由数量比阈值S小的孔隙率表示。例如，该阈值S等于5％。换言之，非多孔下部钝化层呈现小于该下部钝化层的总体积的S％的孔隙体积。该下部钝化层的厚度必须不能太小以便保证它的抗水分阻挡功能，并且必须不能太厚以便能够紧靠(例如，铝的)经蚀刻的导电层的形状。本领域技术人员将了解如何根据情况调整这一厚度。尽管如此，通过指示的方式，50nm和150nm之间的下部钝化层的厚度是良好的折衷。例如，下部钝化层包括氮化硅SiN。尽管如此，可以使用其他材料，例如诸如SixNy类型的任意材料，诸如例如Si3N4。有利地，上部钝化层比下部钝化层厚并且也可以包括氮化硅SiN。根据一个方面，提出了一种集成电路，包括：互连部分(“BEOL”)，封装层，其位于互连部分的最后金属化层级之上，导电层，其位于上述封装层之上，并且形成至少一个接触垫，至少一个接触垫通过上述封装层接触最后金属化层级的金属轨道，以及钝化层，其在上述导电层之上和上述封装层的部分之上，上述钝化堆叠拥有与上述接触垫相对地展开的开孔并且包括(例如SiN的)非多孔下部钝化层、电绝缘层(例如TEOS类型氧化物)以及上部钝化层(例如SiN)，有利地，上部钝化层比下部钝化层厚。根据一个实施例，非多孔下部钝化层呈现数量小于阈值的孔隙率，阈值例如等于5％，下部钝化层的厚度可以在50nm和150nm之间。例如，下部钝化层包括氮化硅SiN。尽管如此，可以使用其他材料，例如诸如SixNy类型的任意材料，诸如例如Si3N4。有利地，上部钝化层比下部钝化层厚并且也可本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，包括：互连部分(RITX)；封装层(CCAP)，其位于所述互连部分的最后金属化层级(M

【技术特征摘要】
2016.04.19 FR 16534511.一种集成电路，其特征在于，包括：互连部分(RITX)；封装层(CCAP)，其位于所述互连部分的最后金属化层级(Mn)之上；导电层(CC)，其位于所述封装层之上，并且形成接触垫(PLCT)，所述接触垫通过所述封装层接触所述最后金属化层级的金属轨道(Pn)；以及钝化堆叠(EMPL)，其在所述导电层(CC)之上和所述封装层(CCAP)的部分之上，所述钝化堆叠拥有与所述接触垫相对地展开的开孔(OUV)并且包括非多孔下部钝化层(CPSI)、电绝缘层(CIS)以及上部钝化层(CPSS)。2.根据权利要求1所述的集成电路，其特征在于，所述非多孔下部钝化层(CPSI)呈现数量比阈值小的孔隙率。3.根据权利要求2所述的集成电路，其特征在于，所述阈值等于5％。4.根据权利要求1所述的集成电路，其特征在于，所述下部...

【专利技术属性】
技术研发人员：C·里韦罗，JP·埃斯卡勒斯，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国,FR