一种测试控制电路、芯片及测试控制方法技术

本发明专利技术公开了一种测试控制电路、芯片及测试控制方法，包括测试使能单元，用于产生测试使能信号，并将产生的测试使能信号输出至电源控制单元、验证单元和测试激励单元；电源控制单元，根据接收的测试使能信号，确定是否向验证单元供电；验证单元，用于在供电状态下，当接收的测试使能信号有效时，验证划片槽是否被划片，如果划片槽未被划片，产生允许测试的信号至测试激励单元；测试激励单元，用于当接收的测试使能信号和允许测试的信号均有效时，产生用于测试被测电路的测试激励信号。本发明专利技术能够有效降低测试控制电路在非测试模式下的静态功耗。

Test control circuit, chip and test control method

The invention discloses a test control circuit, chip test and control method, including the test enabled unit for generating a test enable signal, and will produce the test enable signal is output to the power control unit, unit testing and verification of excitation; power control unit, according to the received test enable signal, determine whether to verify the power supply unit; verification unit used in the power supply state, when receiving the test enable signal effectively, verify whether scribing groove is the scribe, if not be scribing scribing groove, generates a signal to the test unit allows testing of the incentive; incentive for testing unit, when receiving the test signal and the signal can be allowed to test are all valid, produced for testing the measured circuit test excitation signals. The invention can effectively reduce the static power consumption of the test control circuit in the non test mode.

【技术实现步骤摘要】
一种测试控制电路、芯片及测试控制方法
本专利技术涉及电子
，尤其涉及一种测试控制电路、芯片及测试控制方法。
技术介绍
为了提高产品的可靠性，芯片出厂前需要进行系统的测试。通常在芯片内部集成测试电路，通过测试电路直接对芯片进行测试以提高测试效率。由于在测试模式下，测试者对芯片中的存储器拥有全部操作权限，为保护存储在芯片内用户数据的安全，在芯片测试完成后要退出测试模式。在公开号为“CN104678284A”，专利技术名称为“一种提高芯片健壮性的新型测试控制电路和方法”的申请中，提到了通过测试使能信号控制测试电路的时钟信号和复位信号，在测试使能信号无效后，测试控制电路时钟信号被关闭，同时测试控制电路复位信号保持低电平，使得测试控制电路无法启动，从而大大降低芯片异常进入测试模式的概率，同时也降低了测试控制电路的动态功耗。但是，在非测试模式下，处于复位状态并且没有时钟信号的测试控制电路，仍然存在静态功耗，且在小尺寸工艺下这种静态功耗更为突显。此时，测试控制电路产生了不必要的静态功耗，降低了芯片的性能。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种测试控制电路、芯片及测试控制方法，能够有效降低测试控制电路在非测试模式下的静态功耗。为了达到本专利技术目的，本专利技术实施例的技术方案是这样实现的：本专利技术实施例提供了一种测试控制电路，包括：测试使能单元、电源控制单元、验证单元和测试激励单元，其中，所述测试使能单元，用于产生测试使能信号，并将产生的测试使能信号输出至电源控制单元、验证单元和测试激励单元；所述电源控制单元，用于根据接收的测试使能信号确定是否向验证单元供电；所述验证单元，用于在供电状态下，当接收的测试使能信号有效时，验证划片槽是否被划片；如果划片槽未被划片，产生允许测试的信号至测试激励单元；所述测试激励单元，用于当接收的测试使能信号和允许测试的信号均有效时，产生用于测试被测电路的测试激励信号。进一步地，所述电源控制单元具体用于：当所述测试使能信号有效时，产生高电平的电源信号，以为所述验证单元供电；当所述测试使能信号无效时，产生高阻态或低电平的电源信号，以关断所述验证单元的电源。进一步地，所述电源控制单元为缓冲器或三态门。进一步地，所述验证单元包括位于芯片内的随机信号源模块、第二处理模块、判断模块以及位于所述划片槽内的第一处理模块，其中，所述随机信号源模块，用于产生随机信号，并输出至所述第一处理模块和所述判断模块；所述第一处理模块，用于使用预设的加密算法对接收的随机信号进行加密处理，并将加密后的信号输出至所述第二处理模块；所述第二处理模块，用于使用预设的解密算法对接收的加密后的信号进行解密处理，并将解密后的信号输出至所述判断模块；所述判断模块，用于将接收的随机信号和解密后的信号进行对比，如果相同，输出允许测试的信号至所述测试激励单元。进一步地，所述电源控制单元分别与所述第一处理模块、所述第二处理模块和所述判断模块相连接。进一步地，所述电源控制单元还与所述测试激励单元相连接，用于当接收的测试使能信号无效时，关断所述测试激励单元的电源。本专利技术实施例还提供了一种芯片，包括以上任一项所述的测试控制电路。本专利技术实施例还提供了一种测试控制方法，包括：产生测试使能信号；判断测试使能信号是否有效；当所述测试使能信号有效时，验证划片槽是否被划片；如果划片槽未被划片，产生测试激励信号，测试被测电路；当所述测试使能信号无效时，关断测试控制电路的电源。进一步地，所述验证划片槽是否被划片，具体包括：芯片产生随机信号，并输出至所述划片槽；所述划片槽使用预设的加密算法对所述随机信号进行加密处理，产生输出信号至所述芯片；所述芯片使用预设的解密算法对所述划片槽的输出信号进行解密处理，并将其和所述随机信号进行对比，如果相同，则所述划片槽未被划片。进一步地，当所述测试使能信号无效时，通过缓冲器或三态门输出高阻态或低电平的电源信号，进而关断所述测试控制电路的电源。本专利技术提供的技术方案中，一方面，根据测试使能信号控制测试控制电路的电源信号，在测试使能信号无效时，测试控制电路没有电源供电，也就没有任何功耗损失，有效降低了测试控制电路在非测试模式下的静态功耗；另一方面，本专利技术没有增加复杂的复位控制电路和时钟控制电路，就达到了比现有技术更好的降低功耗的效果。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术实施例的测试控制电路的一种结构示意图；图2为本专利技术实施例的测试控制电路的另一种结构示意图；图3为本专利技术实施例的测试控制方法的流程示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。如图1所示，本专利技术实施例的测试控制电路，包括测试使能单元、电源控制单元、验证单元和测试激励单元，其中，测试使能单元，用于产生测试使能信号，并将产生的测试使能信号输出至电源控制单元、验证单元和测试激励单元；电源控制单元，用于根据接收的测试使能信号确定是否向验证单元供电；验证单元，用于在供电状态下，当接收的测试使能信号有效时，验证划片槽是否被划片；如果划片槽未被划片，产生允许测试的信号至测试激励单元；测试激励单元，用于当接收的测试使能信号和允许测试的信号均有效时，产生用于测试被测电路的测试激励信号。通常硅片(wafer)上有排列整齐的成千上万颗芯片，每两颗相邻的芯片之间留有固定宽度的空间作为划片槽，用于划片刀进行wafer切割。划片槽中设置有用于相邻的两颗芯片之间进行通信的芯片熔丝和电路。当芯片完成测试任务以后，通过划片破坏掉划片槽中的芯片熔丝与电路，导致芯片得不到正确的数据输入，无法再进入到测试模式。进一步地，所述验证划片槽是否被划片，具体包括：判断划片槽中的芯片熔丝是否处于物理连接状态，如果芯片熔丝不处于物理连接状态，则划片槽已被划片。可选地，所述的测试使能信号通过芯片外部输入或芯片内部产生。进一步地，所述电源控制单元具体用于：当所述测试使能信号有效时，产生高电平的电源信号，以为验证单元供电；当所述测试使能信号无效时，产生高阻态或低电平的电源信号，以关断验证单元的电源。本专利技术中的电源控制单元可以根据测试控制电路的规模大小，选择不同的控制方式。在本专利技术实施例中，当测试控制电路规模较小时，电源控制单元使用缓冲器buffer控制，buffer的输入端连接测试使能信号，buffer的输出端输出被控制电路的电源信号。当测试使能单元输出的测试使能信号为有效时，电源控制单元输出高电平，即后续电路有供电；当测试使能单元输出的测试使能信号为无效时，buffer输出为0，电源控制单元输出低电平，即后续电路电源接地，停止向后续电路供电。可选地，本专利技术也可以使用三态门作为电源控制单元，三态门的输入端连接测试使能信号，三态门的输出端输出被控制电路的电源信号。当测试使能单元输出的测试使能信号为有效时，电源控制单元输出高电平，即后续电路有供电；当测试使能模块输出信号为无效时，三态门的输出端输出高阻态，停止向后续电路供电。进一步地，如图2所示，所述本文档来自技高网...

【技术保护点】
一种测试控制电路，其特征在于，包括：测试使能单元、电源控制单元、验证单元和测试激励单元，其中，所述测试使能单元，用于产生测试使能信号，并将产生的测试使能信号输出至电源控制单元、验证单元和测试激励单元；所述电源控制单元，用于根据接收的测试使能信号确定是否向验证单元供电；所述验证单元，用于在供电状态下，当接收的测试使能信号有效时，验证划片槽是否被划片；如果划片槽未被划片，产生允许测试的信号至测试激励单元；所述测试激励单元，用于当接收的测试使能信号和允许测试的信号均有效时，产生用于测试被测电路的测试激励信号。

【技术特征摘要】
1.一种测试控制电路，其特征在于，包括：测试使能单元、电源控制单元、验证单元和测试激励单元，其中，所述测试使能单元，用于产生测试使能信号，并将产生的测试使能信号输出至电源控制单元、验证单元和测试激励单元；所述电源控制单元，用于根据接收的测试使能信号确定是否向验证单元供电；所述验证单元，用于在供电状态下，当接收的测试使能信号有效时，验证划片槽是否被划片；如果划片槽未被划片，产生允许测试的信号至测试激励单元；所述测试激励单元，用于当接收的测试使能信号和允许测试的信号均有效时，产生用于测试被测电路的测试激励信号。2.根据权利要求1所述的测试控制电路，其特征在于，所述电源控制单元具体用于：当所述测试使能信号有效时，产生高电平的电源信号，以为所述验证单元供电；当所述测试使能信号无效时，产生高阻态或低电平的电源信号，以关断所述验证单元的电源。3.根据权利要求2所述的测试控制电路，其特征在于，所述电源控制单元为缓冲器或三态门。4.根据权利要求1所述的测试控制电路，其特征在于，所述验证单元包括位于芯片内的随机信号源模块、第二处理模块、判断模块以及位于所述划片槽内的第一处理模块，其中，所述随机信号源模块，用于产生随机信号，并输出至所述第一处理模块和所述判断模块；所述第一处理模块，用于使用预设的加密算法对接收的随机信号进行加密处理，并将加密后的信号输出至所述第二处理模块；所述第二处理模块，用于使用预设的解密算法对接收的加密后的信号进...

【专利技术属性】
技术研发人员：张祥杉，高鹰，杨金辉，杨敬，
申请(专利权)人：大唐微电子技术有限公司，大唐半导体设计有限公司，
类型：发明
国别省市：北京,11