【技术实现步骤摘要】
一种提高芯片健壮性的新型测试控制电路和方法
本专利技术主要应用于信息安全
,在不降低安全性的前提下,提高了芯片的健壮性。
技术介绍
在芯片的设计中,测试模式下往往有最大的读写控制权限,为保护存储在芯片内用户数据的安全,在芯片测试完成后要退出测试态,但在芯片使用过程中因外部干扰而导致测试控制电路启动使芯片进入测试态,存在芯片内数据被非预期改写的风险。通常的测试控制电路设计示意图如图1所示,将测试使能信号放入圆片划片槽中,在圆片测试时测试使能信号有效,芯片处于测试状态,测试完成后放在划片槽中的fuse被划断,测试使能信号通过下拉电阻保持为低电平,芯片退出测试模式。在使用过程中如果芯片受到外部干扰,DFF1Q端发生跳变,则芯片会进入测试模式,发生非预期的动作,可能导致芯片内的数据被改写。
技术实现思路
本专利技术用测试使能信号同时控制测试电路的时钟端和复位端。一旦放入划片槽中的fuse线被划断,芯片退出测试模式,测试电路在失去时钟供给的同时,所有测试电路内部的寄存器都将被复位。这样,所有寄存器的时钟端和复位端均被fuse线所控制,即所有寄存器同时处于复位且时钟无效的状态。这种设计方法的优势如下:1)测试控制电路的寄存器的输出很难同时发生异常跳变使得测试电路时钟有效且复位无效,从而大大降低芯片异常进入测试模式的概率;2)测试模式探测的时钟被屏蔽,测试模式探测状态机不会被启动,进一步降低了异常进入测试模式的概率;3)一旦异常进入测试模式,芯片能通过fuse线复位所有测试电路的寄存器,及时退出异常的测试模式。以上三方面大大降低了测试模式异常进入的概率和保持时间,从而 ...
【技术保护点】
一种提高芯片健壮性的新型测试电路,其特征在于包括复位控制电路、复位产生电路、时钟控制电路、测试使能控制电路,复位控制电路包括寄存器DFF3和寄存器DFF4,复位产生电路包括与门AND1,时钟控制电路包括寄存器DFF1和与门AND2,测试使能控制电路包括寄存器DFF2,其中:测试使能信号1通过放在划片槽中的fuse线与寄存器DFF2的Q端相连,DFF2的D端接高电平,DFF2置位端接上电复位信号2;信号1和信号2经过与门AND1产生复位信号3,用于复位DFF3、DFF4和DFF1;信号1接至寄存器DFF1D端,经过DFF1锁存后产生信号6,外部时钟和信号6经过与门AND2产生时钟信号信号4为测试电路和复位控制电路提供时钟;DFF1复位来自信号3;信号1同时接至寄存器DFF3D端,经过DFF3和DFF4锁存后产生信号5,用于测试电路复位,DFF3和DFF4时钟信号来自信号4,复位信号来自信号3。
【技术特征摘要】
1.一种提高芯片健壮性的新型测试电路,其特征在于包括复位控制电路、复位产生电路、时钟控制电路、测试使能控制电路,复位控制电路包括寄存器DFF3和寄存器DFF4,复位产生电路包括与门AND1,时钟控制电路包括寄存器DFF1和与门AND2,测试使能控制电路包括寄存器DFF2,其中:测试使能信号1通过放在划片槽中的fuse线与寄存器DFF2的Q端相连,DFF2的D端接高电平,DFF2置位端接上电复位信号2;信号1和信号2经过与门AND1产生复位信号3,用于复位DFF3、DFF4和DFF1;信号1接至寄存器DFF1D端,经过DFF1锁存后产生信号6,外部时钟和信号6经过与门AND2产生时钟信号信号4为测试电路和复位控制电路提供时钟;DFF1复位来自信号3;信号1同时接至寄存器DFF3D端,经过DFF3和DFF4锁存后产生信号5,用于测试电路复位,DFF3和DFF4时钟信号来自信号4,复位信号来自信号3。2.如权利要求1所述的电路,其特征在于在上电复位过程中信号1保持高电平,上电复位结束后,信号1由DFF2Q端驱动为高电平,测试使能有效;当fuse线被划断,信号1与DFF2Q端断开,通过下拉电阻保持低电平,测试使能无效,芯片退出测试模式。3.如权利要求1所述的电路,其特征在于当上电复位信号有效或测试使能信号无效时,信号3为低电平,DFF1处于复位状态,信号4保持低电平,从而使测试电路和复位控制电路无时钟信号。4.如权利要求1所述的电路,其特征在于当信号4为低电平时,DFF3、DFF4及测试电路均无时钟,当信号3为低电平时,信号5通过DFF4Q端驱动为低电平,芯片使用信号5作为测试电路的复位信号,且复位信号为低时,测试电路处于复位状态,即信号3为低电平时,测试电路处于复位状态。5.如权利要求1所述...
【专利技术属性】
技术研发人员:范长永,周永存,
申请(专利权)人:北京中电华大电子设计有限责任公司,
类型:发明
国别省市:北京;11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。