半导体器件及其制造方法技术

本发明专利技术的实施例提供了半导体器件及其制造方法。半导体器件包括设置在衬底上方的第一沟道层、设置在衬底上方的第一源极/漏极区域、设置在每个第一沟道层上的栅极介电层、设置在栅极电介质上的栅电极层。每个第一沟道层均包括由第一半导体材料制成的半导体线。该半导体线穿过第一源极/漏极区域并且进入锚状区域。在锚状区域处，半导体线不具有栅电极层并且不具有栅极电介质，并且夹置在第二半导体材料之间。

Semiconductor device and manufacturing method thereof

Embodiments of the present invention provide a semiconductor device and a method of manufacturing the same. A semiconductor device includes a substrate arranged on the first channel layer is arranged on the first substrate, the source electrode / drain electrode region, arranged in each of the first channel layer on the gate dielectric layer disposed on the gate dielectric, the gate electrode layer. Each of the first channel layers includes a semiconductor wire made of the first semiconducting material. The semiconductor line passes through the first source / drain region and enters the anchor region. At the anchor region, the semiconductor wire does not have a gate electrode layer and does not have a gate dielectric and is sandwiched between the second semiconductor materials.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求于2015年11月30日提交的美国临时专利申请第62/261,289号的优先权，其全部内容结合于此作为参考。
本专利技术的实施例涉及半导体集成电路，更具体地，涉及具有全环栅结构的半导体器件及其制造方法。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了三维设计的发展，诸如多栅极场效应晶体管(FET)(鳍式finFET(FinFET)和全环栅(GAA)FET)。在FinFET中，栅电极邻近于沟道区域的三个侧面，同时栅极介电层介于栅电极与沟道区域之间。因为栅极结构在三个侧面上围绕(包裹)鳍，因此该晶体管实质上具有三个控制流经鳍或沟道区域的电流的栅极。不幸地，第四侧，该沟道的底部远离栅电极，因此不受栅极的紧密控制。相反地，在GAAFET中，沟道区域的所有侧面均被栅电极围绕，由于更陡的亚阈值电流摆幅(SS)和更小的漏极感应势垒降低(DIBL)，使得沟道区域中的耗尽更为充分并且短沟道效应更小。随着晶体管尺寸按比例不断缩小至亚10至15nm技术节点，需要GAAFET的进一步改进。
技术实现思路
根据本专利技术的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为鳍结构；在所述鳍结构上方形成隔离绝缘层；在所述隔离绝缘层上方形成覆盖层；图案化所述覆盖层以形成开口和剩余的边界部分；通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；去除部分地暴露的所述鳍结构中的所述第二半导体层，从而暴露所述第一半导体层；在去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；在所述源极/漏极区域中的暴露的所述第一半导体层上形成外延源极/漏极结构，从而使得所述外延源极/漏极结构包裹在所述源极/漏极区域中的暴露的所述第一半导体层的每个周围；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及在所述沟道区域中的暴露的所述第一半导体层周围形成栅极介电层和栅电极层。根据本专利技术的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为鳍结构；在所述鳍结构上方形成隔离绝缘层；在所述隔离绝缘层上方形成覆盖层；图案化所述覆盖层以形成开口和剩余的边界部分；通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；部分地去除部分地暴露的所述鳍结构中的所述第二半导体层；在部分地去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分保持暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；在所述源极/漏极区域中的暴露的所述鳍结构上形成外延源极/漏极结构；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及在所述沟道区域中的所述鳍结构上方形成栅极介电层和栅电极层。根据本专利技术的又一方面，提供了一种半导体器件，包括：第一沟道层，设置在衬底上方；第一源极/漏极区域，设置在所述衬底上方；栅极介电层，设置在所述第一沟道层的每个上；以及栅电极层，设置在所述栅极介电层上，其中：所述第一沟道层的每个均包括由第一半导体材料制成的半导体线，所述半导体线穿过所述第一源极/漏极区域并且进入锚状区域，以及在所述锚状区域处，所述半导体线不具有所述栅电极层并且不具有所述栅极介电层，并且夹置在第二半导体材料之间。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图18C示出了根据本专利技术的一个实施例的用于制造GAAFET器件的示例性顺序工艺。图19A至图21C示出了根据本专利技术的另一实施例的GAAFET器件的示例性结构。具体实施方式应该理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件期望的性质。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的目的，各个部件可以以任意比例绘制。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。图1至图18C示出了根据本专利技术的一个实施例的用于制造GAAFET器件的示例性顺序工艺。应该明白，可以在图1至图18C所示的工艺之前、期间和/或之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下所描述的一些操作。操作/工艺的顺序可以互换。如图1所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。在一个实施例中，衬底10包括至少位于它表面部分上的单晶半导体层。衬底10可以包括单晶半导体材料，诸如但是不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在这个实施例中，衬底10由Si制成。衬底10可以包括位于它的表面区域中的一个或多个缓冲层(未示出)。该缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变至源极/漏极区域的晶格常数。可以由外延生长的单晶半导体材料(诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP)形成缓冲层。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底缓冲层的30原子百分比的锗增大至最顶缓冲层的70原子百分比的锗。第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成并且可以包括诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的一层或多层。在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为鳍结构；在所述鳍结构上方形成隔离绝缘层；在所述隔离绝缘层上方形成覆盖层；图案化所述覆盖层以形成开口和剩余的边界部分；通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；去除部分地暴露的所述鳍结构中的所述第二半导体层，从而暴露所述第一半导体层；在去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；在所述源极/漏极区域中的暴露的所述第一半导体层上形成外延源极/漏极结构，从而使得所述外延源极/漏极结构包裹在所述源极/漏极区域中的暴露的所述第一半导体层的每个周围；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及在所述沟道区域中的暴露的所述第一半导体层周围形成栅极介电层和栅电极层。

【技术特征摘要】
2015.11.30 US 62/261,289;2016.05.17 US 15/157,1391.一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为鳍结构；在所述鳍结构上方形成隔离绝缘层；在所述隔离绝缘层上方形成覆盖层；图案化所述覆盖层以形成开口和剩余的边界部分；通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；去除部分地暴露的所述鳍结构中的所述第二半导体层，从而暴露所述第一半导体层；在去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；在所述源极/漏极区域中的暴露的所述第一半导体层上形成外延源极/漏极结构，从而使得所述外延源极/漏极结构包裹在所述源极/漏极区域中的暴露的所述第一半导体层的每个周围；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及在所述沟道区域中的暴露的所述第一半导体层周围形成栅极介电层和栅电极层。2.根据权利要求1所述的方法，其中：所述第一半导体层由Si或Si基化合物制成。3.根据权利要求2所述的方法，其中：所述第二半导体层由SiGe制成。4.根据权利要求2所述的方法，其中：所述外延源极/漏极结构包括SiP、SiCP和SiC中的至少一个。5.根据权利要求2所述的方法，其中：所述外延源极/漏极结构包括SiGe。6....

【专利技术属性】
技术研发人员：陈奕升，吴政宪，叶致锴，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71