半导体器件及其制造方法技术

本发明专利技术提供半导体器件及其制造方法。制造半导体器件的方法提供如下。外延层被形成在衬底的有源鳍结构上。第一金属栅电极被形成在有源鳍结构上。每个第一金属栅电极和每个外延层在有源鳍结构上在第一方向上被交替布置。层间电介质(ILD)图案被形成在外延层上，在交叉第一方向的第二方向上延伸。牺牲间隔物图案被形成在第一金属栅电极上。多个牺牲间隔物图案的每个覆盖第一金属栅电极中的相应第一金属栅电极。自对准接触孔和牺牲间隔物通过去除ILD图案被形成。每个自对准接触孔暴露布置在每个ILD图案下方的相应外延层。源/漏电极被形成在自对准接触孔中。牺牲间隔物由空气间隔物替换。

Semiconductor device and manufacturing method thereof

The present invention provides a semiconductor device and a method of manufacturing the same. A method of manufacturing a semiconductor device is provided as follows. The epitaxial layer is formed on the active fin structure of the substrate. The first metal gate electrode is formed on the active fin structure. Each of the first metal gate electrodes and each epitaxial layer is alternately arranged in the first direction in the active fin structure. An interlayer dielectric (ILD) pattern is formed on the epitaxial layer and extends in a second direction in the first cross direction. A sacrificial spacer pattern is formed on the first metal gate electrode. Each of the plurality of sacrificial spacer patterns covers the first first metal gate electrode in the first metal gate electrode. Self-aligned contact holes and sacrificial spacers are formed by removing ILD patterns. Each self-aligned contact hole is exposed to the corresponding epitaxial layer below each ILD pattern. The source / drain electrode is formed in the self-aligned contact hole. The sacrifice spacer is replaced by an air spacer.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术构思涉及制造半导体器件的方法。
技术介绍
为了集成电路应用中更高的密度，制造工艺已经发展以减小诸如晶体管的栅电极和源/漏电极的电路元件的最小特征尺寸。因为特征尺寸已经减小，所以电路元件之间的距离也减小，因此根据制造工艺的工艺变化会出现电路元件之间的电短路。
技术实现思路
根据本专利技术构思的一示例实施方式，一种制造半导体器件的方法被提供如下。有源鳍结构和隔离区域被形成在衬底上。外延层被形成在有源鳍结构上。第一金属栅电极被形成在有源鳍结构上。每个第一金属栅电极和每个外延层在有源鳍结构上在第一方向上被交替布置。层间电介质(ILD)图案被形成在外延层上。每个ILD图案在交叉第一方向的第二方向上延伸。牺牲间隔物图案被形成在第一金属栅电极上。多个牺牲间隔物图案的每个覆盖多个第一金属栅电极的相应第一金属栅电极。自对准接触孔和牺牲间隔物通过去除ILD图案而形成。每个自对准接触孔暴露布置在多个ILD图案的每个的下方的相应外延层。源/漏电极被形成在自对准接触孔中。牺牲间隔物由空气间隔物替换。根据本专利技术构思的一示例实施方式，一种制造半导体器件的方法被提供如下。有源鳍结构和隔离区域被形成在衬底上。多个第一初始栅间隔物被形成在隔离区域上。多个第二初始栅间隔物被形成在有源鳍结构上。多个外延层被形成在有源鳍结构上。多个外延层的每个被插置在多个第二初始栅间隔物中的两相邻第二初始栅间隔物之间。多个虚设栅电极包括形成在隔离区域上的第一虚设栅电极以及在有源鳍结构上的第二和第三虚设栅电极。第一虚设栅电极被插置在多个第一初始栅间隔物中的第一对之间。第二虚设栅电极被插置在多个第一初始栅间隔物中的一个以及多个第二初始栅间隔物中的一个的第二对之间。第三虚设栅电极被插置在多个第二初始栅间隔物的第三对之间。多个第一初始栅间隔物被去除。多个虚设栅间隔物由多个第二初始栅间隔物形成。多个虚设栅间隔物由多个空气间隔物替换。根据本专利技术构思的一示例实施方式，一种半导体器件被提供如下。衬底具有在第一方向上延伸的有源鳍结构。第一和第二金属栅电极被设置在有源鳍结构上。源/漏电极被插置在第一和第二金属栅电极之间并且被设置在有源鳍结构上。源/漏电极的上表面具有第一宽度并且源/漏电极的下表面具有小于第一宽度的第二宽度。第一空气间隔物被插置在源/漏电极的第一侧壁和第一金属栅电极之间。第二空气间隔物被插置在源/漏电极的第二侧壁和第二金属栅电极之间。第一空气间隔物和第二空气间隔物在交叉第一方向的第二方向上延伸。附图说明通过参考附图详细描述本专利技术构思的示例实施方式，本专利技术构思的这些及其它特征将变得更加明显，其中：图1是根据本专利技术构思的一示例实施方式制造半导体器件的流程图；图2A到12A示出根据图1的流程图形成的半导体器件的平面图；图2B到12B示出沿图2A到12A的X-X'截取的截面图；图13是根据本专利技术构思的一示例实施方式的制造半导体器件的流程图；图14A到23A示出根据图13的流程图形成的半导体器件的平面图；图14B到23B示出沿图14A到23A的X-X'截取的截面图；图24是具有根据本专利技术构思的一示例实施方式制造的半导体器件的半导体模块；图25是具有根据本专利技术构思的一示例实施方式的半导体器件的电子系统的框图；以及图26是具有根据本专利技术构思的一示例实施方式制造的半导体器件的电子系统的框图。将理解，为了图示的简洁和清晰，图中示出的元件不必须按比例绘制。例如，为了清晰一些元件的尺寸相对于其它元件被夸大。此外，当认为适当时，附图标记在图中已经被重复以指示相应或相似元件。尽管一些截面图的相应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为多个器件结构提供支持，多个器件结构如同在平面图中被示出的那样沿两个不同方向延伸，和/或如同在透视图中示出的那样在三个不同方向上延伸。两个不同方向可以或可以不彼此垂直。三个不同方向可以包括可以垂直于所述两个不同方向的第三方向。多个器件结构可以被集成在相同电子器件中。例如，当器件结构(例如存储单元结构或晶体管结构)在截面图中被示出时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如同由电子器件的平面图示出的那样。多个器件结构可以被布置为阵列和/或被布置为二维图案。具体实施方式本专利技术构思的示例实施方式将参考附图在以下被详细描述。然而，本专利技术构思可以以不同形式被实现并且不应被解释为限于此处阐释的实施方式。还将理解，当一元件被称为在另外的元件或衬底“上”时，它可以直接在所述另外的元件或衬底上，或者还可以存在居间层。还将理解，当一元件被称为“联接到”或“连接到”另外的元件时，它可以直接联接到或连接到所述另外的元件，或者还可以存在居间元件。在下文中，制造半导体器件的方法将参考图1、图2A到12A和图2B到12B被描述。图1是根据本专利技术构思的一示例实施方式制造半导体器件的流程图。图2A到12A示出根据图1的流程图形成的半导体器件的平面图。图2B到12B示出沿图2A到12A的X-X'截取的截面图。例如，半导体器件可以包括在栅电极和源/漏电极之间具有空气间隔物的晶体管。空气间隔物可以用作栅电极和源/漏电极之间的电隔离。图2A是根据本专利技术构思的一示例实施方式的在图1的步骤100被执行之后形成在衬底上的多个虚设栅图案的平面图。图2B是根据本专利技术构思的一示例实施方式的沿线X-X'截取的图2A的截面图。参考图2A和2B，衬底100可以由包括硅或硅锗合金的半导体材料形成。在一示例实施方式中，衬底100包括有源鳍结构110和隔离区域120。有源鳍结构110从隔离区域120突出。有源鳍结构110在第一方向(x轴)上延伸，并且由隔离区域120围绕。有源鳍结构110的上表面高于隔离区域120的上表面。有源鳍结构110是晶体管的一部分并且用于提供沟道区域，电流响应于施加到晶体管的栅电压流动通过沟道区域。多个虚设栅结构200被形成在衬底100上。虚设栅结构200包括第一虚设栅结构200A。第一虚设栅结构200A在第二方向(y轴)上延伸并且跨过有源鳍结构110。一对源/漏(此处未示出)通过使用离子注入工艺或扩散工艺将杂质原子掺杂到接触区域400中而形成在第一虚设栅结构200A的两侧上。源/漏被形成在有源鳍结构110的接触区域400中。在一示例实施方式中，源/漏接触和源/漏电极将被形成在源/漏上。在执行根据一示例实施方式的半导体器件的制造方法之后，第一虚设栅结构200A将变成晶体管。虚设栅结构200还包括在隔离区域120上的第二虚设栅结构200B1和200B2。第二虚设栅结构200B1和200B2不起晶体管的作用。为了描述的方便，半导体器件的有限区域在图中被示出。第二虚设栅结构200B1和200B2还可以延伸并跨过另外的有源鳍结构(此处未示出)。在这种情况下，第二虚设栅结构200B1和200B2与另外的有源鳍结构的交叠区域可以形成晶体管。虚设栅结构200还包括在有源鳍结构110的端部上的第三虚设栅结构200C1和200C2。第三虚设栅结构200C1和200C2被形成在有源鳍结构110和隔离区域120之间的边界上。例如，虚设栅结构200被布置在有源鳍结构110和隔离区域120两者上。第三虚设栅结构200C1和200C2不起晶体管的作本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上形成有源鳍结构和隔离区域；在所述有源鳍结构上形成多个外延层；在所述有源鳍结构上形成多个第一金属栅电极，其中所述第一金属栅电极的每个和所述外延层的每个在所述有源鳍结构上在第一方向上被交替设置；在所述多个外延层上形成多个层间电介质图案，其中所述多个层间电介质图案的每个在交叉所述第一方向的第二方向上延伸；在所述多个第一金属栅电极上形成多个牺牲间隔物图案，其中所述多个牺牲间隔物图案的每个覆盖所述多个第一金属栅电极中的相应第一金属栅电极；通过去除所述多个层间电介质图案而形成多个自对准接触孔和多个牺牲间隔物，其中所述多个自对准接触孔的每个暴露设置在所述多个层间电介质图案的每个下方的相应外延层；在所述多个自对准接触孔中形成多个源/漏电极；由多个空气间隔物替换所述多个牺牲间隔物。

【技术特征摘要】
2015.12.28 US 62/271,684;2016.06.21 US 15/188,6191.一种制造半导体器件的方法，包括：在衬底上形成有源鳍结构和隔离区域；在所述有源鳍结构上形成多个外延层；在所述有源鳍结构上形成多个第一金属栅电极，其中所述第一金属栅电极的每个和所述外延层的每个在所述有源鳍结构上在第一方向上被交替设置；在所述多个外延层上形成多个层间电介质图案，其中所述多个层间电介质图案的每个在交叉所述第一方向的第二方向上延伸；在所述多个第一金属栅电极上形成多个牺牲间隔物图案，其中所述多个牺牲间隔物图案的每个覆盖所述多个第一金属栅电极中的相应第一金属栅电极；通过去除所述多个层间电介质图案而形成多个自对准接触孔和多个牺牲间隔物，其中所述多个自对准接触孔的每个暴露设置在所述多个层间电介质图案的每个下方的相应外延层；在所述多个自对准接触孔中形成多个源/漏电极；由多个空气间隔物替换所述多个牺牲间隔物。2.如权利要求1所述的方法，其中形成所述多个自对准接触孔和所述多个牺牲间隔物包括：部分去除所述多个牺牲间隔物图案的每个以形成所述多个牺牲间隔物，其中每个自对准接触孔由所述多个牺牲间隔物中的两相邻牺牲间隔物限定，以及其中每个外延层被插置在所述多个牺牲间隔物中的两相邻牺牲间隔物之间。3.如权利要求1所述的方法，其中替换所述牺牲间隔物包括：在所述多个自对准接触孔中填充多个低k层间电介质图案，其中所述多个低k层间电介质图案的每个的介电常数小于所述多个层间电介质图案的每个的介电常数。4.如权利要求1所述的方法，其中所述多个空气间隔物的每个彼此间隔开并且沿所述第一方向被设置。5.如权利要求1所述的方法，其中所述多个牺牲间隔物图案的每个由SiN形成，并且其中所述多个层间电介质图案的每个由硅氧化物形成。6.如权利要求1所述的方法，还包括：在所述隔离区域上形成多个第二金属栅电极；以及在所述多个第二金属栅电极上形成多个覆盖层。7.如权利要求6所述的方法，其中所述多个覆盖层的每个由SiBCN形成，以及其中所述多个牺牲层的每个由SiN形成。8.如权利要求3所述的方法，还包括：在所述隔离区域上形成多个第二金属栅电极；以及在所述多个第二金属栅电极上形成多个覆盖层，其中在替换所述多个牺牲间隔物之后，所述多个覆盖层的每个由SiBCN形成，以及其中所述多个低k层间电介质图案的每个被设置在所述多个第一金属栅电极中的相应第一金属栅电极上。9.如权利要求1所述的方法，其中形成所述多个自对准接触孔和所述多个牺牲间隔物包括：在所述多个层间电介质图案和所述多个牺牲间隔物上执行各向异性蚀刻工艺。10.如权利要求6所述的方法，其中所述多个第一金属栅电极的每个具有圆角，以及其中所述第二金属栅电极的每个具有顶点。11.如权利要求1所述的方法，其中所述多个源/漏电极的每个具有伸出部分，以及其中所述多个空气间隔物中的每对空气间隔物被形成在所述源/漏电极的所述每个的所述伸出部分下方。12.如权利要求9所述的方法，其中所述各向异性蚀刻工艺使用具有多个开口的掩模被执行，以及其中所述多个开口的每个具有大于所述多个外延层的每个的宽度的宽度。13.如权利要求1所述的方法，其中所述多个层间电介质图案的每个被插置在所述多个第一金属栅电极中的两相邻第一金属栅电极之间，以及其中所述多个层间电介质图案的每个与两相邻第一金属栅电极间隔开。14.一种制造半导体器件的方法，在衬底上形成有源鳍结构和隔离区域；在所述隔离区域上形成多个第一初始栅间隔物并且在所述有源鳍结构上形成多个第二初始栅间隔物；在所...

【专利技术属性】
技术研发人员：金东权，车知勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR