存储器电路及其操作方法技术

本发明专利技术公开了一种存储器电路及其操作方法。存储器电路包括一预充电单元以及一感测单元。预充电单元用于在一预充电时期的期间，充电金属位线。感测单元用于在预充电时期的期间，感测一存储单元的一状态，存储单元耦接于金属位线。

【技术实现步骤摘要】

本专利技术是有关于一种存储器电路及其操作方法，且特别是有关于一种具有金属位线的预充电的存储器电路及其操作方法。
技术介绍
存储器装置于各种电子元件中已逐渐普及。在存储器装置中，多个群组的存储单元(例如是存储器串行)耦接于预充电至一预定电压电平的多个金属位线中所对应的金属位线。可通过施加一选择电压于存储单元并感测对应的金属位在线的电流，以感测在存储器串行中的存储单元的储存数据。然而，由于存储单元的密度逐渐增加、较小的存储单元电流及金属位线的大量负荷，预充电金属位线所需的时间变得更长。
技术实现思路
根据本专利技术的一实施例，存储器电路包括一预充电单元以及一感测单元。预充电单元用于在一预充电时期的期间，充电金属位线。感测单元用于在预充电时期的期间，感测一存储单元的一状态，存储单元耦接于金属位线。根据本专利技术的另一实施例，操作一存储器电路的方法包括：在一预充电时期的期间，通过一预充电单元对一金属位线进行充电；以及在预充电时期的期间，通过一感测单元对耦接于该金属位线的一存储器的一状态进行感测。根据本专利技术的又一实施例，存储器系统包括一存储器阵列以及一存储器控制器。存储器阵列包括多个金属位线，金属位线分别耦接于对应的多个存储单元串行。存储器控制器耦接于存储器阵列，提供信号于存储器阵列，用于：在一预充电时期的期间，对一金属位线进行充电；及在该预充电时期的期间，对耦接于该金属位线的存储单元的一状态进行感测。所附图式合并于本申请中并构成本申请的一部分。所附图式绘示所揭露的实施例，并与实施方式共同说明所揭露的实施例。附图说明图1绘示根据一所示实施例的存储器芯片的框图。图2绘示根据一所示实施例的图1所示的存储器芯片的多个部分的简化电路图。图3绘示根据一所示实施例的存储器电路的电路图。图4绘示根据一所示实施例的用于产生一流入电压(sinkvoltage)的流入电流镜电路(sinkcurrentmirrorcircuit)的电路图。图5绘示根据一比较例的于图3所示的多个节点的多个信号与电压的时间图。图6绘示根据一所示实施例的于图3所示的多个节点的多个信号与电压的时序图。图7绘示根据一所示实施例的金属位线的预充电时期的长度与感测电流之间的关系图。图8绘示比较例以及图3所示的存储器电路的预充电特性的图。【符号说明】100：存储器芯片110：存储器阵列120：Y-选择译码器130：页缓冲器140：字线驱动器150：存储器控制器300：存储器电路310：存储器串行320：Y-选择单元330：流入单元340：预充电单元350：感测单元400：电路410：电流源BL1、DL、DLB、INV、SEN：节点BLC：位线夹止信号BLOCK_0、BLOCK_1、...、BLOCK_N-1、BLOCK_N：区块BLS：位线选择信号CSL：共同源极线D：输出缓冲器GSL：接地选择线信号hvt：高阈值电压Icell：理想感测电流INV1、INV2：反向器Isense：感测电流Isink：源电流lvt：低阈值电压MBL、MBL_0、MBL_1、MBL_2、MBL_3、MBL_4、MBL_5、...、MBL_M-5、MBL_M-4、MBL_M-3、MBL_M-2、MBL_M-1、MBL_M：金属位线MC0、MC1、MC2、MC3、MC4、MC5：存储单元MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8：NMOS晶体管MP1、MP2、MP3、MP4、MP5：PMOS晶体管PDL、PDLB、SPOS、STB、STBS：控制信号PB_0、PB_1、PB_2、PB_3、PB_4、PB_5...、PM_M-5、PM_M-4、PM_M-3、PM_M-2、PM_M-1、PM_M：页缓冲器单元pass：通信号Power：预充电控制信号SSL：串行选择线信号SW：串行选择开关SWG：接地选择开关t1、t2、t3、t21、t22、t23、t24：时间WL、WL0、WL1、WL2、WL3、WL4、WL5：字线信号WL[a：b]、WL[c：d]、WL[m：n]、字线WL[p：q]：字线WL_unit_0、WL_unit_1、...、WL_unit_N-1、WL_unit_N：字线驱动单元Vdd：电源电压VDL、VDLB、VMBL、VSEN：电压Vsink：流入电压Y_sel_0、Y_sel_1、Y_sel_2、Y_sel_3、Y_sel_4、Y_sel_5、...、Y_sel_M-5、Y_sel_M-4、Y_sel_M-3、Y_sel_M-2、Y_sel_M-1、Y_sel_M：Y选择单元具体实施方式元件符号将用以详细描述本案实施例，作为范例绘示于所附图式中。所有图式中将尽可能使用相同的元件符号表示相同或类似的部分。图1绘示根据一所示实施例的存储器芯片100的方块图。存储器芯片100包括一存储器阵列110、一Y-选择译码器120、一页缓冲器130、一字线驱动器140及一存储器控制器150。存储器阵列110包括成列(row)及成排(column)所配置的多个存储单元。Y-选择译码器120存取(access)存储单元阵列110中所选的成排的存储单元。页缓冲器130储存欲编程至存储器阵列110的数据、或由存储单元阵列110所读取的数据。字线驱动器140存取存储单元阵列110中所选的成列的存储单元。存储器控制器150产生并施加多种控制信号至存储器阵列110、Y-选择译码器120、页缓冲器130及字线驱动器140。图2绘示根据一所示实施例的图1所示的存储器芯片100的多个部分的简化电路图。存储器阵列110包括N+1个区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N的存储单元，其中N是等于或大于1的自然数。各个区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N包括结构实质上相同的一列存储单元。存储器阵列110亦包括M条金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M，其中M是大于1的自然数。各条金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M耦接于一排存储单元。共同源极线CSL在各个区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N中耦接于存储单元。Y-选择译码器120包括M+1个Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M，其中M是等于或大于1的自然数。各个Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M耦接于其中一条对应的金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M。Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M具有实质上相同的电路结构。页缓冲器130包括M+1个页缓冲器单元PB_0、PB_1、...、PM_M-1、及PM_M，各个页缓冲器单元耦接于其中一个对应的Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M。页缓冲器单元PB_0、PB_1、...、PM_M-1、及PM_M具有实质上相同的电路结构。字线驱动器140包括字线驱动单元WL_unit_0、WL_uni本文档来自技高网...

【技术保护点】
一种存储器电路，包括：一预充电单元，用于在一预充电时期的期间，充电一金属位线；以及一感测单元，用于在该预充电时期的期间，感测一存储单元的一状态，该存储单元耦接于该金属位线。

【技术特征摘要】
2015.09.04 US 14/845,6611.一种存储器电路，包括：一预充电单元，用于在一预充电时期的期间，充电一金属位线；以及一感测单元，用于在该预充电时期的期间，感测一存储单元的一状态，该存储单元耦接于该金属位线。2.根据权利要求1所述的存储器电路，更包括一流入单元，该流入单元用于在该预充电时期的期间，基于该感测单元所感测的该存储单元的该状态，提供一流入电流，其中在该预充电时期的期间，当该感测单元感测到该存储单元是呈现为一高阈值电压单元时，该流入单元提供该流入电流，及在该预充电时期的期间，当该感测单元感测到该存储单元是呈现为一低阈值电压单元时，该流入单元不会提供该流入电流。3.根据权利要求2所述的存储器电路，更包括一选择单元，该选择单元耦接于该预充电单元及该金属位线之间，其中该选择单元包括一N型晶体管，该N型晶体管耦接于该预充电单元及该金属位线之间，且通过一位线选择信号所控制。4.根据权利要求3所述的存储器电路，其中该流入单元耦接于一节点，该节点位于该选择单元及该预充电单元之间。5.根据权利要求4所述的存储器电路，其中该N型晶体管是一第一N型晶体管，该流入单元包括一第二N型晶体管及一第三N型晶体管，该第二N型晶体管及该第三N型晶体管是串联耦接于该节点与一参考电压之间，该第二N型晶体管是通过一电压电平所控制，该电压电平有关于在该预充电时期的期间通过该感测单元所感测的该存储单元的该状态，及该第三N型晶体管是通...

【专利技术属性】
技术研发人员：陈重光，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71