允许装置互连中的变化的堆栈式存储器制造方法及图纸

堆栈式存储器允许在装置互连中的变化。存储装置的实施例包括用于存储装置的系统元件和与系统元件连接的存储栈，系统元件包括多个衬垫，存储栈具有一个或多个存储器管芯层，系统元件和存储栈的连接包括用于连接第一存储器管芯层和系统元件的多个衬垫的互连。对于在存储栈中的单个存储器管芯层，多个衬垫的第一子集用于第一组互连，所述第一组互连用于系统元件和存储栈的连接，以及对于两个或更多的存储器管芯层，多个衬垫的第一子集和附加的第二子集用于第一组互连和第二组互连，所述第一组互连和第二组互连用于系统元件和存储栈的连接。

【技术实现步骤摘要】
【国外来华专利技术】允许装置互连中的变化的堆栈式存储器
本专利技术的实施例一般涉及电子装置的领域，并且更特别地，涉及允许在装置互连中的变化的堆栈式存储器。
技术介绍
为了为各种种类的计算操作提供具有更高带宽的存储器，正在开发具有多个紧密耦合的存储器元件的存储装置（其可以被称作3D堆栈式存储器，或者堆栈式存储器）。3D堆栈式存储器可以包括耦合DRAM（动态随机访问存储器）存储器元件的层或封装，其可以被称作存储栈。堆栈式存储器可以用来在单个装置或封装中提供大量的计算机存储器，其中装置或封装可以进一步包括系统部件，诸如存储控制器和CPU（中央处理单元）或其它系统元件。然而，堆栈式存储器可能要求在小物理面积中的大量连接。为此，连接可能在大小上被要求非常小，由此在制造中增加了成本且限制了灵活性。附图说明本专利技术的实施例通过举例的方式而不通过限制的方式在附图的图中进行图示，其中，相同的参考数字指代相同的元件。图1图示了3D堆栈式存储器的实施例；图2图示了堆栈式存储装置的实施例的元件；图3A、3B和4图示了用于具有变化数量的存储器管芯层的堆栈式存储装置的实施例的连接；图5图示了用于支持变化间距的接口连接的堆栈式存储装置的衬垫布局的实施例；以及图6是用来图示包括堆栈式存储装置的设备或系统的实施例的框图。具体实施方式本专利技术的实施例一般涉及具有提供偏移互连的接口的堆栈式存储器。如本文中使用的：“3D堆栈式存储器”（其中3D指示三维）或“堆栈式存储器”意指包括一个或多个耦合的存储器管芯层、存储器封装或其它存储器元件的计算机存储器。存储器可以被垂直堆叠或水平（诸如并排）堆叠，或者以其它方式包含耦合在一起的存储器元件。特别是，堆栈式存储器DRAM装置或系统可以包括具有多个DRAM管芯层的存储装置。堆栈式存储装置也可以包括在装置中的系统元件（其在本文中可以被称作系统层或元件），其中系统层可以包括诸如CPU（中央处理单元）、存储控制和其它相关的系统元件的元件。系统层可以包括逻辑芯片或片上系统（SoC）。在一些实施例中，用于堆栈式存储装置的体系结构提供管芯到管芯存储器接口，其根据在堆栈式存储器中的存储器层的数量支持多个不同的衬垫间距。在一些实施例中，体系结构利用堆栈式存储装置的结构，通过其，当堆栈式存储装置具有比存储栈中的最大数量的存储器层更少的存储器层时利用比所有可能的连接衬垫更少的连接衬垫。对于增加的存储器带宽和增加的存储器效率两者的需要已经激励了使用非常宽的接口的封装存储器的开发。该开发的示例是JEDECWideIO存储器标准，其使用了在逻辑芯片与存储器之间的1200个互连（其一般可以被称作逻辑存储器互连或LMI）。与诸如LPDDR2或LPDDR3（低功率双倍数据速率2或低功率双倍数据速率3）的其它低功率DRAM技术相比，这些存储器解决方案可以提供更大的存储器带宽效率。为了实现具有中等存储器管芯大小效果的宽接口，可以要求细微的间距接口（诸如40µm）。这样的细微间距的使用需要使用硅到硅连接，其中，存储器被直接堆叠在系统元件上，因此要求使用用于逻辑芯片的硅通孔（TSV），或者存储器和系统两者都被安装在硅中介层上。然而，这些布置遭受与系统元件的TSV处理或在结构中的硅中介层的包含相关联的增加的成本要求。非常细微的间距接口与混合的衬底材料不相容，诸如系统元件的硅管芯层与有机衬底的耦合。在更高端的系统中，为了用封装中的存储器获得要求的存储容量，可以在存储器芯片中采用利用TSV堆叠的存储器。然而，该结构在存储器的每个位增加了成本。在WideIO接口的示例中，数据线路是总线，其中，来自一个存储器芯片的512个数据线路中的每一个数据线路连接到所有其它存储器芯片的512个数据线路中的对应数据线路，其接着与在存储控制器上的512个数据线路连接。然而，数据线路的该共享意味着存储器系统的带宽保持相同，而不管堆叠多少存储器芯片。在一些实施例中，用于堆栈式存储器的不同的方法利用了没有共享的数据线路。与所有数据线路的连接相反，尽管使数据线路穿过存储栈中的存储器管芯层中的每一个存储器管芯层，但是每一个存储器管芯层仅驱动存储装置的数据线路的子集（诸如四分之一）。在该方法中，存储栈的带宽随着存储器管芯层被添加到存储栈而增加。在这样的装置实现中，整个接口仍具有要求使用用于存储器管芯层的最大堆叠的细微间距互连的大量的数据线路，但每一个存储器芯片仅驱动数据线路的子集。用开发存储器芯片涉及的成本是基本上的，并且在堆栈式存储器芯片中涉及的成本也是显著的。在一些实施例中，单存储器设计顾及了为更低端的单存储器芯片存储器系统以及更高端的多芯片存储器系统提供服务。单存储器芯片层的每个位的成本没有多TSV堆栈式存储器“立方体”的成本昂贵，因为附加的处理和产出丧失了存储器芯片TSV处理和堆叠。然而，在常规的装置中，单存储器芯片仍会要求采用细微间距互连，需要在逻辑装置中的昂贵的TSV处理或昂贵的硅中介层。在一些实施例中，存储装置利用允许每一个存储器芯片驱动数据线路的子集（诸如四分之一），允许通过使用顶层金属掩模改变和对DRAM晶片后处理的改变来仅填充在管芯上的机械连接的子集的体系结构。因为仅要求衬垫的子集，所以在一些实施例中，组织存储器芯片的衬垫产出了可以使用例如常规的C4（可控塌陷芯片连接或者倒装芯片）封装技术装配的衬垫间距。在一些实施例中，单存储器规格和单存储器芯片设计可以用来支持应用的范围。在高端实现中，存储器晶片可以用所填充的整个细微间距接口且用所开发的TSV来进行处理。然后，管芯可以被分割并被装配到存储栈中，所述存储栈使整个细微间距存储器接口暴露。然后，将这些存储栈堆叠在利用TSV来构建的系统元件（逻辑芯片）上。对于仅需要单个DRAM芯片的容量的空间约束的设计，可以对存储器晶片进行处理并填充整个细微间距接口阵列，但不开发TSV。然后，管芯可以被分割并被堆叠在用TSV构建的逻辑芯片上。对于成本敏感的应用，可以对存储器晶片进行处理，但仅利用了填充接口阵列中的第一子集且不开发TSV。然后，管芯可以被分割并通过使用例如常规的C4类型的装配技术来紧跟在逻辑芯片之后装配在封装中。在一些实施例中，存储装置包括用于存储装置的系统元件以及与系统元件连接的存储栈，系统元件包括多个衬垫，存储栈具有一个或多个存储器管芯层，系统元件和存储栈的连接包括用于连接第一存储器管芯层和系统元件的多个衬垫的互连。对于存储栈中的单个存储器管芯，多个衬垫中的第一子集用于第一组互连，所述第一组互连用于系统元件和存储栈的连接，并且对于两个或更多的存储器管芯层，多个衬垫的第一子集和附加的第二子集用于第一组互连和第二组互连，所述第一组互连和第二组互连用于系统元件和存储栈的连接。在一些实施例中，多个衬垫的第一子集被隔开，使得至少一个衬垫位于衬垫的第一子集的每一个衬垫之间。在一些实施例中，如果存储器管芯层的数量是用于存储器的存储器管芯层的最大数量，则多个衬垫中的所有衬垫都用于互连。在一些实施例中，如果单个存储器管芯层是在存储栈中独有的存储器管芯层，则第一互连间距用于第一存储器管芯层和系统元件的互连，并且如果特定数量的存储器管芯层在存储栈中存在（特定数量是两个或更多），则第二互连间距用于第一存储器管芯层和系统元件的互连，第一互连间距大于本文档来自技高网...

【技术保护点】
一种存储装置，包括：用于所述存储装置的系统元件，所述系统元件包括多个衬垫；以及与所述系统元件连接的存储栈，所述存储栈包括一个或多个存储器管芯层、所述系统元件和所述存储栈的连接包括用于连接第一存储器管芯层和所述系统元件的所述多个衬垫的多个互连；其中，对于在所述存储栈中的单个存储器管芯层，所述多个衬垫的第一子集用于第一组互连，所述第一组互连用于所述系统元件和所述存储栈的所述连接；以及其中，对于在所述存储栈中的两个或更多的存储器管芯层，所述多个衬垫的所述第一子集和附加的第二子集用于所述第一组互连和第二组互连，所述第一组互连和第二组互连用于所述系统元件和所述存储栈的所述连接，其中所述多个衬垫的所述第一子集被隔开，使得至少一个衬垫位于衬垫的所述第一子集的每一个衬垫之间，从而允许互连间距随着所述存储栈中的存储器管芯层的数量变化而变化。

【技术特征摘要】
【国外来华专利技术】1.一种存储装置，包括：用于所述存储装置的系统元件，所述系统元件包括多个衬垫；以及与所述系统元件连接的存储栈，所述存储栈包括一个或多个存储器管芯层、所述系统元件和所述存储栈的连接包括用于连接第一存储器管芯层和所述系统元件的所述多个衬垫的多个互连；其中，对于在所述存储栈中的单个存储器管芯层，所述多个衬垫的第一子集用于第一组互连，所述第一组互连用于所述系统元件和所述存储栈的所述连接；以及其中，对于在所述存储栈中的两个或更多的存储器管芯层，所述多个衬垫的所述第一子集和附加的第二子集用于所述第一组互连和第二组互连，所述第一组互连和第二组互连用于所述系统元件和所述存储栈的所述连接，其中所述多个衬垫的所述第一子集被隔开，使得至少一个衬垫位于衬垫的所述第一子集的每一个衬垫之间，从而允许互连间距随着所述存储栈中的存储器管芯层的数量变化而变化。2.根据权利要求1所述的存储装置，其中如果所述单个存储器管芯层是在所述存储栈中独有的存储器管芯层，则第一互连间距用于所述第一存储器管芯层和所述系统元件的所述互连。3.根据权利要求2所述的存储装置，其中如果特定数量的存储器管芯层存在于所述存储栈中，则第二互连间距用于所述第一存储器管芯层和所述系统元件的所述互连，所述特定数量是2或更大，所述第一互连间距大于所述第二互连间距。4.根据权利要求1所述的存储装置，其中针对将从每一个存储器管芯层驱动的在所述存储栈与所述存储装置的所述系统元件之间的总的逻辑存储器互连的子集构造所述存储装置。5.根据权利要求1所述的存储装置，其中如果存储器管芯层的所述数量是用于所述存储器的存储器管芯层的最大数量，则所述多个衬垫中的所有所述衬垫用于互连。6.根据权利要求1所述的存储装置，其中所述系统元件是片上系统（SoC）。7.根据权利要求1所述的存储装置，进一步包括硅中介层，所述连接包括所述系统元件和存储栈至所述硅中介层的耦合。8.根据权利要求1所述的存储装置，进一步包括非硅封装衬底，所述存储栈包括单个存储器管芯层，并且所述连接包括所述系统元件和所述单个存储器管芯层至所述非硅封装衬底的耦合。9.一种逻辑芯片，包括：用于计算机存储器的控制器；以及用于所述逻辑芯片与存储栈的连接的多个衬垫，所述存储栈包括一个或多个存储器管芯层；其中，对于在所述存储栈中的单个存储器管芯层，所述多个衬垫的第一子集用于第一组互连，所述第一组互连用于所述连接；以及其中，对于在所述存储栈中的两个或更多的存储器管芯层，所述多个衬垫的所述第一子集和附加的第二子集用于所述第一组互连和第二组互连，所述第一组互连和第二组互连...

【专利技术属性】
技术研发人员：K舍马克，P富格特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US