NAND存储串及其制造方法、3D NAND存储器技术

技术编号:14572329 阅读:396 留言:0更新日期:2017-02-06 09:12
公开了一种与非(NAND)存储串及其制造方法以及包括该NAND存储串的三维(3D)NAND存储器。一示例NAND存储串可以包括:沿串的延伸方向设置的多个存储单元;沿的串延伸方向延伸的背栅结构,包括背栅电极以及绕背栅电极外周设置的背栅介质层,其中,所述多个存储单元各自绕所述所述背栅结构的外周设置。

【技术实现步骤摘要】

本申请一般地涉及半导体存储器件,更具体地,涉及一种与非(NAND)存储串及其制造方法以及一种包括该NAND串的三维(3D)NAND存储器件。
技术介绍
随着半导体技术的发展,提出了各种半导体存储器件,如或非(NOR)闪存、与非(NAND)闪存等。相对于常规存储装置如磁存储器件,半导体存储器件具有访问速度快、存储密度高等优点。这当中,NAND结构正受到越来越多的关注。为进一步提升存储密度,出现了多种三维(3D)NAND器件。
技术实现思路
本公开的目的至少部分地在于提供一种可以有效控制阈值电压(Vt)并因此抑制静态功耗和动态有源泄漏电流的与非(NAND)存储串及其制造方法以及包括该NAND存储串的三维(3D)NAND存储器件。根据本公开的一个方面,提供了一种与非NAND存储串,包括:沿串的延伸方向设置的多个存储单元;沿的串延伸方向延伸的背栅结构,包括背栅电极以及绕背栅电极外周设置的背栅介质层,其中,所述多个存储单元各自绕所述所述背栅结构的外周设置。根据本公开的另一方面,提供了一种三维与非NAND存储器件,包括:在衬底上按阵列设置的多个上述NAND存储串。根据本公开的又一方面,提供了一种制造与非NAND存储串的方法,包括:在衬底上形成多个牺牲层和层间间隔层交替设置的堆叠;形成贯穿所述堆叠的沟槽;在所述沟槽的侧壁上,依次形成电荷捕获层和沟道层;经侧壁上形成有电荷捕获层和沟道层的沟槽,进一步刻蚀衬底,从而沟槽延伸进入衬底中;在沟槽的侧壁上形成背栅介质层,并在沟槽中背栅介质层内侧填充背栅电极,以形成背栅结构;以及选择性去除牺牲层,并在牺牲层的位置形成控制栅电极。根据本公开的实施例,在NAND存储串中结合了背栅结构。通过背栅电极施加背栅配置,可以有效控制NAND存储串中存储单元的Vt,并因此可以抑制静态功耗和动态有源泄漏电流。附图说明通过以下参照附图对本公开实施例的描述,本公开的上述以及其他目的、特征和优点将更为清楚,在附图中:图1是示出了根据本公开实施例的三维(3D)与非(NAND)存储器件的部分剖开透视图;图2是示出了根据本公开实施例的存储单元的剖开透视图;图3是示出了根据本公开实施例的选择晶体管的剖开透视图;图4(a)-4(t′)是示出了根据本公开实施例的制造NAND存储器件的流程中多个阶段的截面图或俯视图。具体实施方式以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。根据本公开的实施例,提供了一种与非(NAND)存储串。该NAND存储串可以包括沿串的延伸方向设置的多个存储单元。例如,串的延伸方向可以大致垂直于衬底表面,从而可以在衬底上形成多个NAND串的排列,并因此形成三维(3D)NAND存储阵列。NAND存储串可以形成为衬底上的单列。于是,该串呈现大致“I”型。这种情况下,该串可以在下端(靠近衬底一端)包括下部选择晶体管,且在上端(远离衬底一端)包括上部选择晶体管,存储单元串接于这两个选择晶体管之间。或者,NAND存储串可以形成为衬底上的双列。这两列中最下部(最靠近衬底)的存储单元可以通过衬底中的有源区彼此电连接,从而形成单个串。于是,该串呈现大致“U”型。这种情况下,该串可以在一列的上端包括选择晶体管,且在另一列的上端包括另一选择晶体管,存储单元分别串接于这两个选择晶体管与衬底(具体地,有源区)之间。存储单元和/或选择晶体管可以设置为垂直型环栅器件。例如,存储单元可以包括沟道层、绕沟道层的外周设置的电荷捕获层以及绕电荷捕获层的外周设置的控制栅电极。选择晶体管可以包括有源层、绕有源层的外侧设置的栅介质层以及绕栅介质层的外周设置的选择栅电极。有源层中与选择栅电极相对应的部分可以形成沟道区,且有源层中沟道区两侧的部分形成源/漏区。一串中各存储单元各自的沟道层、电荷捕获层可以彼此连通从而一体延伸,且该串中各存储单元因此彼此电连接。选择晶体管的有源层(具体地,源/漏区)可以与相邻的存储单元的沟道层连通并因此电连接。在3DNAND阵列中,各串的一个选择晶体管(例如,I型配置中的下部选择晶体管,U型配置中一个分支上端的选择晶体管)的源区可以连接至公共源极线(漏区连接至相邻的存储单元);另一选择晶体管(例如,I型配置中的上部选择晶体管,U型配置中另一个分支上端的选择晶体管)的漏区可以连接至相应的位线(源区连接至相邻的存储单元)。根据本公开的实施例,NAND存储串可以包括沿的串延伸方向延伸的背栅结构。例如,背栅结构可以包括背栅电极以及绕背栅电极外周设置的背栅介质层。该串中的各存储单元可以分别绕背栅结构的外周设置。另外,该串中的选择晶体管也可以绕背栅结构的外周设置。例如,背栅结构可以呈现大致柱状,而存储单元和选择晶体管可以呈现围绕柱状结构从而与该柱状结构接合的大致环状。可以通过衬底中形成的阱区来向背栅电极施加背栅偏置。例如,在静态条件下,可以施加背栅偏置(例如,对于n型器件,可以施加负偏置;对于p型器件,可以施加正偏置)以使各器件的阈值电压(Vt)上升,从而可以抑制静态功耗;在动态工作期间,例如可以施加背栅偏置(例如,对于n型器件,可以施加正偏置;对于p型器件,可以施加负偏置)以使各器件的Vt下降,从而可以增大沟道中的电流强度。阱区与衬底中的有源区之间可以设有隔离区。例如,阱区和有源区可以为第一导电类型(例如,n型)掺杂,隔离区可以为与第一导电类型不同的第二导电类型(例如,p型)掺杂。在这种情况下,可以通过向p型的隔离区施加整个系统中最低的电势,有效地隔离n型的阱区和有源区。这种NAND存储串可以通过如下方法来制造。例如,可以在衬底上形成多个牺牲层和层间间隔层交替设置的堆叠。然后,可以形成贯穿该堆叠的沟槽(例如,对于I型存储串配置,可以针对一串形成一个沟槽;而对于U型存储串配置,可以针对一串形成相邻的两个沟槽),随后可以在该沟槽中形成背栅结构以及存储单元的功能层(具体地,电荷捕获层和沟道层)。在制造NAND阵列的情况下,可以形成沟槽阵列。在沟槽中形成存储单元的功能层可以包括在沟槽的侧壁上依次形成电荷捕获层和沟道层。这些功能层例如可以按侧墙(spacer)本文档来自技高网...

【技术保护点】
一种与非NAND存储串,包括:沿串的延伸方向设置的多个存储单元;沿的串延伸方向延伸的背栅结构,包括背栅电极以及绕背栅电极外周设置的背栅介质层,其中,所述多个存储单元各自绕所述所述背栅结构的外周设置。

【技术特征摘要】
1.一种与非NAND存储串,包括:
沿串的延伸方向设置的多个存储单元;
沿的串延伸方向延伸的背栅结构,包括背栅电极以及绕背栅电极外
周设置的背栅介质层,
其中,所述多个存储单元各自绕所述所述背栅结构的外周设置。
2.根据权利要求1所述的NAND存储串,还包括:设于串的相对
两端的选择晶体管。
3.根据权利要求2所述的NAND存储串,其中,所述选择晶体管
绕所述背栅结构的外周设置。
4.根据权利要求1所述的NAND存储串,其中,该存储串包括在
衬底上沿大致垂直于衬底的方向延伸的第一分支和第二分支,第一分支
中最靠近衬底的存储单元与第二分支中最靠近衬底的存储单元通过衬底
中的有源区电连接。
5.根据权利要求4所述的NAND存储串,其中,通过衬底中的阱
区向背栅电极施加背栅偏置。
6.根据权利要求5所述的NAND存储串,其中,有源区和阱区为
第一导电类型,且有源区和阱区通过设置于它们之间的第二导电类型掺
杂区电隔离。
7.根据权利要求1所述的NAND存储串,其中,所述存储单元包
括:
绕背栅结构的外周设置的沟道层;
绕沟道层的外周设置的电荷捕获层;和
绕电荷捕获层的外周设置的控制栅电极。
8.根据权利要求3所述的NAND存储穿,其中,所述选择晶体管
包括:
绕背栅结构的外周设置的有源层;
绕有源层的外周设置的栅介质层;和
绕栅介质层的外周设置的选择栅电极。
9.一种三维与非NAND存储器件,包括:
在衬底上按阵列设置的多个根据权利要求1所述的NAND存储串。
10.一种制造与非NAND存储串的方法,包括:
在衬底上形成多个牺牲层和层间间隔层交替设置的堆叠;
形成贯穿所述...

【专利技术属性】
技术研发人员:李俊锋朱慧珑赵恒亮
申请(专利权)人:中国科学院微电子研究所
类型:发明
国别省市:北京;11

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