本发明专利技术公开了用于基于2.5D/3D系统芯片的宽I/O?DRAM的DRAM测试架构，包括逻辑管芯和存储管芯。在2.5D结构中，逻辑管芯和存储管芯安装在中介片上。在3D结构中，存储管芯安装在逻辑管芯上。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。存储管芯还安装在中介片上。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑。控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。
【技术实现步骤摘要】
本专利技术总的来说涉及电子电路。具体地，本专利技术包括用于2. OT/3D系统芯片中的动态随机存取存储器(DRAM)的测试工艺。
技术介绍
通过传统的二维(2D)计算机芯片，处理器和随机存取存储器(RAM)位于相同的平·面上并经由封装衬底连接。然而，随着电子工业的发展，芯片现在利用经由中介片连接于处理器的顶部(3D)或靠近处理器(2.5D)的三维-宽输入/输出动态随机存取存储器。在这种情况下，三维内的布置减少了两个部件之间的互连电容。
技术实现思路
实施例包括2. 5D和3D测试架构。2. 5D测试架构实施例包括中介片、逻辑管芯和存储管芯。中介片被安装在封装衬底上。逻辑管芯被安装在中介片上；逻辑管芯包括包裹有处理器测试外壳(wrapper)的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。存储管芯还安装在中介片上。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑。控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。优选地，逻辑管芯还包括边界扫描测试外壳，被配置为包裹处理器测试外壳，边界扫描测试外壳被配置为启动电路板的测试部件。优选地，通道选择/旁路逻辑被配置为针对逻辑管芯与存储管芯之间的互连测试选择单独的通道。优选地，处理器测试外壳还包裹至少一个测试外壳寄存器、测试外壳指令寄存器和逻辑-数据适配器。优选地，处理器测试外壳具有串行测试访问机制。优选地，处理器测试外壳具有并行测试访问机制。优选地，控制逻辑是片上系统。优选地，控制逻辑还包括宽输入/输出控制器。优选地，处理器测试外壳是电气电子工程师学会(IEEE)标准1500测试外壳。优选地，边界扫描测试外壳是电气和电子工程师协会标准1149. I测试外壳。3D测试架构包括逻辑管芯和存储管芯。逻辑管芯安装在封装衬底上。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳启动控制逻辑的测试部件。存储管芯安装在逻辑管芯上。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑，控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。优选地，逻辑管芯还包括边界扫描测试外壳，被配置为包裹处理器测试外壳，边界扫描测试外壳被配置为启动电路板的测试部件 。优选地，通道选择/旁路逻辑被配置为针对逻辑管芯与存储管芯之间的互连测试选择单独的通道。优选地，处理器测试外壳还包裹至少一个测试外壳寄存器、测试外壳指令寄存器和逻辑-数据适配器。优选地，处理器测试外壳具有串行测试访问机制。优选地，处理器测试外壳具有并行测试访问机制。优选地，控制逻辑是片上系统。优选地，控制逻辑还包括宽输入/输出控制器。优选地，处理器测试外壳是电气电子工程师学会(IEEE)标准1500测试外壳。一种工艺实现用于宽输入/输出堆叠DRAM管芯的测试架构的设计。在封装衬底上安装中介片。在中介片上安装逻辑管芯。逻辑管芯包括包裹有处理器测试外壳的控制逻辑。处理器测试外壳被配置为启动控制逻辑的测试部件。在中介片上安装存储管芯。存储管芯包括动态随机存取存储器和通道选择/旁路逻辑；控制逻辑经由通道选择/旁路逻辑连接至动态随机存取存储器，通过处理器测试外壳来控制通道选择/旁路逻辑。附图说明图I示出了 3D系统实施例。图2示出了 2. 系统实施例。图3是用于单个宽输入/输出DRAM通道的测试(DFT)架构设计的框图。图4详细说明了用于单个宽输入/输出DRAM管芯的测试架构设计的实施。图5示出了用于宽输入/输出堆叠DRAM管芯的测试架构设计的实施。图6示出了用于宽输入/输出堆叠DRAM管芯的测试架构设计的逻辑到数据适配器的实施。图7示出了实现用于宽输入/输出堆叠DRAM管芯的测试架构设计的工艺。具体实施例方式本公开的一个方面包括用于堆叠管芯的测试架构。堆叠管芯包括宽输入/输出动态随机存取存储器和其它逻辑管芯。这种测试架构能够进行各个管芯的测试以及管芯之间的互连测试。测试架构的一些实施例符合2. 5D/3D管芯的板级集成的电气电子工程师学会(IEEE) 1149. I标准测试访问端口和边界扫描架构。用于IEEE1149. I的行业标准名称是联合测试行动小组(JTAG)。实施例使面积开销(area overhead)最小同时重新使用芯片上系统(“S0C”)测试基础结构和测试图样。然而，其它实施例与没有测试访问端口(TAP)控制器的宽I/O DRAM扫描控制和寄存器交互。在多个部分中描述下列实施例。此外，通过使用已知的用于互补金属氧化物半导体(CMOS)晶体管的集成电路(IC)技术在由单晶硅制成的半导体衬底上形成组成下列实施例的每个功能块的电路兀件。下文将参照附图描述本公开的实施例。在用于描述实施例的所有附图中，相同的部件原则上通过类似的参考数字表示，从而省略其详细描述。现在，转向图I所示根据本公开实施例构造和操作的3D芯片系统1000的实施例。3D芯片系统是其中的部件以三维(长、宽和高)连接的系统。如图I所示，在3D芯片系统1000中，宽I/O DRAM 1300经由经由微凸块1250堆叠在处理器1200的顶部上。处理器1200类似地经由C4凸块(焊料凸块)1150堆叠在封装衬底1100上。封装衬底1100是利用球栅阵列(BGA) 1050安装的表面。如下所讨论的，可以在3D芯片系统1000中使用本公开的测试实施例。·类似地，可以结合图2所示根据本公开实施例构造和操作的2. 5D芯片系统2000来使用测试实施例。2. 5D芯片系统2000是其中诸如处理器2200和动态随机存取存储器2300的部件经由中介片2400三维连接至封装衬底2100的系统。如图2所示，部件处理器2200和DRAM 2300经由微凸块2250堆叠在中介片2400的顶部上。中介片2400类似地经由C4凸块2150堆叠在封装衬底2100上。封装衬底2100是利用球栅阵列(BGA) 2050安装的表面。如下所讨论的，可以在2. 5D芯片系统2000中使用本公开的测试实施例。图3示出了根据本公开实施例构造和操作的用于单个宽输入/输出DRAM通道的测试(DFT)架构的设计。在该2. 实施例中，逻辑管芯3200和动态随机存取存储器管芯3300安装在中介片3400上。本领域的技术人员应该理解，这里描述的原理同样可以应用于3D实施例。在该实施例中，逻辑管芯3200包括包裹有处理器测试外壳3110的处理器3200。处理器测试外壳3110是电气电子工程师学会(IEEE)标准1500测试外壳。处理器测试外壳3110还可以包裹至少一个测试外壳寄存器3120A-B、测试外壳指令寄存器(WIR)3130以及逻辑-数据适配器(logic to data adapter) 3140。处理器3200是包括宽输入/输出控制器和物理层(PHY)的芯片上系统。处理器测试外壳3110启动嵌入式核心和相关电路的测试再使用和集成。处理器测试外壳3110在寻址模拟电路之前，并集中于促进芯片上系统的数字方面的有效测试。此夕卜，处理器测试外壳3110具有串行和并行测试访问机制(TAM)以及适用于测试核心、片上系统互连和电路的一套丰富的指令。此外，处理器测试外壳3110包括启动核心隔离和保护的部件。在一些实施例中，测试本文档来自技高网...
【技术保护点】
一种2.5D测试架构，包括：中介片，安装在封装衬底上；逻辑管芯，安装在所述中介片上，所述逻辑管芯包括包裹有处理器测试外壳的控制逻辑，所述处理器测试外壳被配置为启动所述控制逻辑的测试部件；存储管芯，安装在所述中介片上，所述存储管芯包括动态随机存取存储器和通道选择/旁路逻辑，所述控制逻辑经由所述通道选择/旁路逻辑连接至所述动态随机存取存储器，通过所述处理器测试外壳来控制所述通道选择/旁路逻辑。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：桑迪·库马·戈埃尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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