本发明专利技术涉及一种多驱动器交叉连接的内存测试装置，所述多驱动器交叉连接的内存测试装置包含：第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；第一组输入输出驱动模块总线，其经由第一驱动导线总线耦接至第一接脚导线总线；第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线；第二组输入输出驱动模块总线，其经由一第二驱动导线总线耦接至第三接脚导线总线；第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线。本发明专利技术可通用于不同输入/输出位(例如4位与8位)待测内存元件的测试，而不需要更换测试治具；此外，可将测试型样信号同步写入多个待测内存元件再分区读取，测试过程中不需要移除待测内存元件且不需要减少元件装载数量。
【技术实现步骤摘要】
本专利技术属于半导体装置的测试
，特别涉及一种多驱动器交叉连接的内存测试装置。
技术介绍
各式电子产品中都需要内存，其中DDR SDRAM是一种同步随机存取内存，在每个计算机频率周期能支持两个数据运作，以提高数据的传输量。随着技术的进步，DDR SDRAM内存已演进到DDR2与DDR3甚至更高，其数据传输速率(Data Rate)已由早期的DDR 333/400MH提高为DDR2 800MHz、DDR31333 MHz，未来也会有更高的数据传输速率。而随着频率的提升，用测试半导体内存的测试机台也必须作对应的匹配。测试机，例如日本爱德万公司(ADVANTEST CORPORATION)所产的Advantest T5503,提供有多个测试站，能产生测试型样(test pattern),须配合适当设计的专用治具的结合才可以写入与读取至待测内存元件。通常，测试治具包含测试头(test head)、共享电路模块与插座模块。测试头20内具有驱动器和比较器等元件，作为信号驱动和比较的用。共享电路模块内设有导线，例如，同轴缆线(coaxial cable)或印刷电路板的导线，其为连接电路模块与插座模块之用。插座模块具有装设有多个插座连接器的电路板，用以装载待测内存元件，通称为待测元件(device-under-test,DUT)。此外,共享电路模块与插座模块也可整合为一电路板。已知DRAM内存元件的接脚有输入接脚(input pin)与输入/输出接脚(10 pin)的分。即使相同的接脚位置与外观形状，已知DRAM内存元件的输入接脚(input pin)与输入/输出接脚(10 pin)仍有4与8位的差异。专利技术人在第126041 5号中国台湾专利(同美国专利6，952，111 BI)中提出一测试装置，根据其所教示内容，输入接脚因不需要考虑信号输出，测试治具的电路结构可较为简单地设计为共享，即利用一驱动器驱动控制两待测内存元件的信号输入。然而，针对不同位的输入/输出接脚，目前的作法是测试治具必须准备两套，每一驱动器以固定的专属导线对应连接一待测内存元件的固定位的输入/输出接脚，根据接脚传输位的不同规格而切换测试治具，此将不但增加测试设备的建构成本，同时也因不同位测试时测试治具的切换造成测试效率的降低。此外，该专利虽揭示出一种测试装置连接至输入接脚的共享电路以及连接至输入/输出接脚的共享电路，其中针对输入/输出接脚的共享电路，就是利用一总线的导线耦接在不同测试区的输入/输出接脚之间，再分别耦接至驱动器与比较器。此外，在未测试的测试区内待测内存元件的输入/输出接脚为空脚。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种多驱动器交叉连接的内存测试装置，通用于不同输入/输出位(例如4位与8位)待测内存元件的测试，而不需要更换测试治具；此夕卜，可将测试型样信号同步写入多个待测内存元件再分区读取，测试过程中不需要移除待测内存元件且不需要减少元件装载数量。本专利技术的目的及解决其技术问题是采用以下技术方案来实现本专利技术提供一种多驱动器交叉连接的内存测试装置，所述多驱动器交叉连接的内存测试装置包含第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；第一组输入输出驱动模块总线，其经由第一驱动导线总线耦接至第一接脚导线总线，且第四接脚导线总线以Y形耦接于第一驱动导线总线与第一接脚导线总线之间的节占.第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线； 第二组输入输出驱动模块总线，其经由第二驱动导线总线耦接至第三接脚导线总线，且第二接脚导线总线以Y形耦接于第二驱动导线总线与第三接脚导线总线之间的节点；以及第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线。作为上述一种多驱动器交叉连接的内存测试装置的优选方案，其中所述第一终端器总线邻靠第一组输入输出驱动模块总线，第二终端器总线邻靠第二组输入输出驱动模块总线。作为上述一种多驱动器交叉连接的内存测试装置的优选方案，其中所述第四接脚导线总线与第一接脚导线总线为等长。作为上述一种多驱动器交叉连接的内存测试装置的优选方案，其中所述第二接脚导线总线与第三接脚导线总线为等长。本专利技术还提供一种多驱动器交叉连接的内存测试装置的测试方法，所述测试方法包含以下步骤I)在写入模式中，由第一组输入输出驱动模块总线输入测试型样信号(PAT),经由第一驱动导线总线与第一接脚导线总线输入至第一测试区内，同时也经由第一驱动导线总线与Y形耦接的第四接脚导线总线输入至第二测试区内；并且在写入模式中，也由第二组输入输出驱动模块总线输入另一测试型样信号，经由第二驱动导线总线与第三接脚导线总线输入至第二测试区内，同时也经由第二驱动导线总线与Y形耦接的第二接脚导线总线输入至第一测试区内；2)在第一分区读取模式中，原由第一组输入输出驱动模块总线输入的测试型样信号由第一测试区经由第一接脚导线总线与第一驱动导线总线输出至第一组输入输出驱动模块总线；并且在第一分区读取模式中，原由第二组输入输出驱动模块总线输入的另一测试型样信号经过耦接的第二接脚导线总线与第二驱动导线总线输出至第二组输入输出驱动模块总线；以及3)在第二分区读取模式中，原由第二组输入输出驱动模块总线输入的另一测试型样信号由第二测试区经由第三接脚导线总线与第二驱动导线总线输出至第二组输入输出驱动模块总线；并且在第二分区读取模式中，原由第一组输入输出驱动模块总线输入的测试型样信号经过耦接的第四接脚导线总线与第一驱动导线总线输出至第一组输入输出驱动模块总线。作为上述一种多驱动器交叉连接的内存测试装置的测试方法的优选方案，其中所述第一终端器总线邻靠第一组输入输出驱动模块总线，第二终端器总线邻靠第二组输入输出驱动模块总线。作为上述一种多驱动器交叉连接的内存测试装置的测试方法的优选方案，其中所述第四接脚导线总线与第一接脚导线总线为等长。作为上述一种多驱动器交叉连接的内存测试装置的测试方法的优选方案，其中所述第二接脚导线总线与第三接脚导线总线为等长。本专利技术具有以下优点与功效I、可通过部分接脚导线总线分叉连接两驱动器，以通用于不同输入/输出位(例如4位与8位)待测内存元件的测试，而不需要更换测试治具； 2、可通过部分接脚导线总线分叉连接两驱动器，将测试型样信号同步写入多个待测内存元件再分区读取，以使测试过程中不需要移除待测内存元件且不需要减少元件装载数量。附图说明图I :根据本专利技术的一具体实施例绘示于读/写4位测试模式(4bits Test Mode)输入/输出接脚时的多驱动器交叉连接的内存测试装置的电路示意图；图2 :根据本专利技术的一具体实施例绘示于写入8位输入/输出接脚时(即8位同步输入模式)的多驱动器交叉连接的内存测试装置的电路示意图；图3 :根据本专利技术的一具体实施例绘示于读取第一测试区内8位输入/输出接脚时(即8位输出模式的第一次分区操作)的多驱动器交叉连接的内存测试装置的电路示意图；图4 :根据本专利技术的一具体实施例绘示于读取第二测试区内8位输入/输出接脚时(即8位输出模式的第二次分区操作)的多驱动器交叉连接的内存测试装置的电路示意图。主要元件符号说明第一接脚导线总线-111 ;第二接脚导线总线-112 ;本文档来自技高网...
【技术保护点】
一种多驱动器交叉连接的内存测试装置，其特征在于，所述多驱动器交叉连接的内存测试装置包含：第一接脚导线总线及第二接脚导线总线，其连接至第一测试区；第三接脚导线总线及第四接脚导线总线，其连接至第二测试区；第一组输入输出驱动模块总线，其经由第一驱动导线总线耦接至第一接脚导线总线，且第四接脚导线总线以Y形耦接于第一驱动导线总线与第一接脚导线总线之间的节点；第一终端器总线，其经由第一接地导线总线耦接至第一驱动导线总线；第二组输入输出驱动模块总线，其经由第二驱动导线总线耦接至第三接脚导线总线，且第二接脚导线总线以Y形耦接于第二驱动导线总线与第三接脚导线总线之间的节点；以及第二终端器总线，其经由第二接地导线总线耦接至第二驱动导线总线。
【技术特征摘要】
【专利技术属性】
技术研发人员：叶志晖，
申请(专利权)人：力成科技股份有限公司，
类型：发明
国别省市：
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