测试存储阵列的方法及控制装置制造方法及图纸

一种测试存储阵列的方法及控制装置，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，所述测试方法包括：施加源线测试电压至与存储单元连接的所有源线；施加不为0V的位线测试电压至与存储单元连接的所有位线；施加0V电压至与存储单元连接的所有字线；经过预定测试时间后，去除施加的测试电压，读取每个存储单元的测试电流，将所述测试电流与参考电流进行比较，输出比较结果；根据所述比较结果，判断每个存储单元是否合格；其中，所述位线测试电压小于所述源线测试电压。本发明专利技术技术方案提供了一种测试存储阵列的方法及控制装置，减小了对小尺寸存储单元组成的存储阵列的测试时间。

【技术实现步骤摘要】

本专利技术涉及存储器
，尤其涉及一种测试存储阵列中易于产生列串扰的存储单元的方法及控制装置。
技术介绍
由于具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，非易失性存储器(NVM, Nonvolatile memory)作为一种集成电路存储器件,被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常，依据构成存储单元的晶体管栅极结构的不同，非易失性存储器存储单元结构分为两种堆叠栅极和分裂栅极结构，其中分裂栅极存储单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。图I为分裂栅极存储阵列的一种结构示意图，所述分裂栅极存储阵列包括多个呈 阵列排布的存储单元(即存储晶体管)，以及用于选择所述存储单元并提供驱动信号的多条字线、位线以及源线。具体地，该分裂栅极存储阵列包含k+Ι条字线(WLO，WLl，WL2，WL3，…，WLk-I，WLk)、n+l 条位线(BLO，BLl，…，BLn)以及 m+1 条源线(SLO，SL1，…，SLm)。每个分裂栅极存储单元的栅极、漏极、源极分别与字线、位线、源线连接，其中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行的存储单元共用一条源线，例如，从第一行存储单元开始，第一行与第二行存储单元共用源线SL0，第三行与第四行存储单元共用源线SL1，以此类推。对图I所述的存储阵列中的一个存储单元a (简称为目标存储单元)进行编程为例，对各信号线的电压控制过程包括施加字线编程电压Vgp至与存储单元a所连接的字线WLO ;施加源线编程电压Vsp至与存储单元a所连接的源线SLO ;施加编程电流Id至与存储单元a所连接的位线BL0，同时在位线BLO上产生位线编程电压Vdp ;施加OV电压至除WLO外的剩余所有字线(WL1，WL2，WL3，…，WLk-1, WLk);施加源线偏置电压Vsbs至除SLO外的剩余所有源线(SL1，…，SLm);施加位线预编程电压Vinh至除BLO外的剩余所有位线(BL1,…，BLn)。在实际应用中，可根据电路结构和器件特性等确定所述字线编程电压、源线编程电压、编程电流、源线偏置电压、位线预编程电压的取值。上述编程操作中，由于制造工艺等原因，与存储单元a共用位线不进行编程的非目标存储单元(例如存储单元b)可能存在缺陷，在编程电流Id注入位线BLO时，非目标存储单元在内部电场的作用下大量电子由漏区流向源区，产生列串扰，影响存储器的正常编程。因此，对新制造出的存储阵列需要进行测试，挑选出存在缺陷易于产生列串扰的存储单元，用存储单元的冗余的行或列进行补偿，如果过多的存储单元存在缺陷易于产生列串扰，那么整个存储阵列就会被丢弃。现有技术中，对存储阵列进行易于产生列串扰的存储单元的常规测试方法，以图I所述的存储阵列为例，测试过程包括施加源线测试电压Vp至与存储单元连接的所有源线(SLO, SLl,…，SLm)，施加OV电压至与存储单元连接的所有位线(BLO，BLl,…，BLn), M加OV电压至与存储单元连接的所有字线(WLO，WL1，WL2，WL3，…，WLk-1, WLk)。在实际应用中，可根据电路结构和器件特性等确定源线测试电压的取值。施加测试电压后，读取每个存储单元的测试电流，通过将每个存储单元产生的测试电流与预先设定的参考电流进行比较，判定存储阵列中存在的易于产生列串扰的存储单元。然而，对于小尺寸存储单元(即存储单元晶体管的沟道长度减小)组成的存储阵列，由于漏极感应势鱼降低(DIBL, Drain induction barrier lower)效应的存在,若采用上述测试方法，测试时源区注入到沟道的电子数量增加，将会导致错误的测试结果，即将不易产生列串扰的正常存储单元误认为易产生列串扰的有缺陷的存储单元。在此种情况下，对小尺寸存储单元组成的存储阵列的测试采用了用户模式进行，即对某个存储单元进行编程，读取与该存储单元共用位线的其他存储单元的电流，将每个存储单元的电流与参考电流进行比较，判定存储阵列中存在的易于产生列串扰的存储单元。这种对小尺寸存储单元组成的存储阵列的测试方法是非常浪费时间的，大大增加了测试成本。
技术实现思路
本专利技术解决的是测试小尺寸存储单元组成的存储阵列测试时间长的问题。 为解决上述问题，本专利技术提供了一种测试存储阵列的方法，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，所述测试方法包括施加源线测试电压至与存储单元连接的所有源线；施加不为OV的位线测试电压至与存储单元连接的所有位线；施加OV电压至与存储单元连接的所有字线；经过预定测试时间后，去除施加的测试电压，读取每个存储单元的测试电流，将所述测试电流与参考电流进行比较，输出比较结果；根据所述比较结果，判断每个存储单元是否合格；其中，所述位线测试电压小于所述源线测试电压。可选的，所述源线测试电压的取值范围为4V至6V。可选的，所述位线测试电压的取值范围为O. IV至O. 6V。可选的，所述预定测试时间的取值范围为Ims至100ms。可选的，所述参考电流的取值范围为4μ A至10 μ A。为解决上述问题，本专利技术还提供了一种测试存储阵列的控制装置，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，所述测试存储阵列的控制装置包括源线控制单元，用于施加源线测试电压至与存储单元连接的所有源线；位线控制单元，用于施加不为OV的位线测试电压至与存储单元连接的所有位线；字线控制单元，用于施加OV电压至与存储单元连接的所有字线；读取比较单元，用于读取每个存储单元的测试电流，将所述测试电流与参考电流进行比较，输出比较结果；判断单元，用于根据所述比较结果判断每个存储单元是否合格；其中，所述位线测试电压小于所述源线测试电压。所述测试存储阵列的控制装置还包括位线测试电压提供单元，用于产生所述位线测试电压。可选的，所述位线测试电压提供单元包括参考电压源，用于产生参考电压；输出缓冲单元，用于放大所述参考电压源产生的参考电压，获得所述位线测试电压。可选的，所述参考电压源为第一带隙基准源。可选的，所述参考电压源包括第二带隙基准源，包括基准电压输出端；电压跟随单元，包括控制电压输入端和参考电压输出端，所述控制电压输入端与所述基准电压输出端连接。可选的，所述电压跟随单元包括第一 NMOS管和参考电流源，所述参考电流源一端接地，另一端与所述第一 NMOS管的源极连接并作为所述参考电压输出端，所述第一 NMOS管的栅极为所述控制电压输入端，所述第一 NMOS管的漏极连接电源电压。可选的，所述参考电压源为虚拟阵列。与现有技术相比，本专利技术的技术方案具有以下优点对小尺寸存储单元组成的存储阵列的测试不使用用户模式，而是采用对常规测试进行改进后的方法。不能对小尺寸存储单元组成的存储阵列采用常规测试方法是因为小尺寸的存储单元存在DIBL现象，影响存储单元的阈值电压，使阈值电压降低，在使用常规方法测试时，较大的亚阈值电流使源区注入到沟道的电子数量增加，读取的存储单元的测试电流会偏大，导致错误的测试结果。如图I所述的存储阵列，存储单元栅、漏极压差与阈值电压之间存在一个差值，而亚本文档来自技高网...

【技术保护点】
一种测试存储阵列的方法，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，其特征在于，包括：施加源线测试电压至与存储单元连接的所有源线；施加不为0V的位线测试电压至与存储单元连接的所有位线；施加0V电压至与存储单元连接的所有字线；经过预定测试时间后，去除施加的测试电压，读取每个存储单元的测试电流，将所述测试电流与参考电流进行比较，输出比较结果；根据所述比较结果，判断每个存储单元是否合格；其中，所述位线测试电压小于所述源线测试电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：