制造绝缘栅极半导体装置的方法及结构制造方法及图纸

本发明专利技术涉及制造绝缘栅极半导体装置的方法及结构。在一个实施方案中，一种垂直型绝缘栅极场效应管包括形成于半导体材料内沟槽结构中的屏蔽电极。藉由使用栅极绝缘层，栅极电极与所述半导体材料隔离开。在形成所述屏蔽电极之前，可使用间隔层来沿着所述沟槽结构的部分形成屏蔽绝缘层。所述屏蔽绝缘层比所述栅极绝缘层厚。在另一个实施方案中，所述屏蔽绝缘层具有变化的厚度。

【技术实现步骤摘要】
制造绝缘栅极半导体装置的方法及结构
本文档大体来说涉及半导体装置，更具体来说，涉及形成绝缘栅极装置的方法及结构。
技术介绍
金氧半场效应管(MOSFET)装置用于诸如直流对直流(dc-dc)转换器的许多功率切换应用中。在典型MOSFET中，栅极电极藉由适当栅极电压的施加来提供接通及断开控制。借助实施例说明，在n型增强模式MOSFET中，当回应于超出固有阀值电压的正栅极电压的施加而于p型主体区域中形成n型导电反向层(例如，通道区域)时接通。反向层将n型源极区域连接至n型漏极区域，且使得在此等区域之间多数载子导电。存在一类MOSFET装置，其中栅极电极形成于从诸如硅的半导体材料的主表面向下延伸的沟槽中。这类装置中的电流流动主要是垂直的，且因此装置单元可得以更紧密地封装。假设其它条件皆保持不变，更紧密封装的装置单元增大载流能力，且同时减小装置的导通电阻。对于MOSFET装置的设计商来说，一个重要目标为达成最低的特定导通电阻(欧姆面积)，因为此导通电阻决定产品成本及毛利或利润指数。特定来说，较低特定导通电阻使得MOSFET晶粒或晶片较小，此又降低半导体材料及封装结构的成本。然而，在设计及制造高密度MOSFET装置方面仍存在以下挑战：达成较低特定导通电阻，使装置具有最优切换性能；支持电压定标(也就是说，支持一系列漏-源击穿电压(BVdss)要求)；以及在制造上具有成本效益。因此，具有较低特定导通电阻及最优切换性能、支持电压定标且在制造上具有成本效益的半导体装置的方法及结构是需要的。附图说明图1至图14示出处于根据本专利技术的第一实施方案的较早制造阶段的半导体装置的部分剖视图；图15示出处于后一制造步骤的第1图至第14图的半导体装置的部分剖视图；图16至图19示出根据本专利技术的制造第15图的半导体装置的替代实施方案的部分剖视图；图20示出根据本专利技术的另一个实施方案的半导体装置的部分剖视图；图21至图23示出处于根据本专利技术的另一个实施方案的较早制造阶段的第20图的半导体装置的部分剖视图；图24至图27示出处于根据本专利技术的又一个实施方案的较早制造阶段的第20图的半导体装置的部分剖视图；以及图28示出根据本专利技术的又一个实施方案的半导体装置的部分剖视图。具体实施方式为了使说明简单、清楚，附中的元件不必按照相应比例，且不同图中的相同的参考符号通常表示相同的元件。另外，为了简化描述，省略了众所周知的步骤和元件的描述与细节。如本文所使用的载流电极是指装置的一个元件，其承载流过所述装置的电流，诸如MOS晶体管的源极或漏极，双极性晶体管的发射极或集电极，或二极管的阴极或阳极，而控制电极是指装置的一个元件，其控制流过所述装置的电流，诸如MOS晶体管的栅极，双极性晶体管的基极。尽管本文中将装置描述为特定N型通道装置，本领域技术人员应理解，根据本文的描述，P型通道装置及互补装置也可行。为了使图式清晰，装置结构的掺杂区域示出为具有通常的直线边缘及精确的角形转角，然而，本领域技术人员理解，由于掺杂剂的扩散及活化，掺杂区域的边缘通常并非直线，且转角并非具有精确角度。此外，结合半导体区域或基片使用术语“主表面”时，术语“主表面”是指半导体区域或基片的与诸如电介质、绝缘体、导体，或多晶半导体的另一材料形成界面的表面。主表面可在x、y及z方向上具有变化的各向异性。另外，本文描述的结构可实施为单元式基底设计(其中主体区域为多个不同独立单元或条状区域)或单个基底设计(其中主体区域为呈狭长图案形成的单个区域，通常呈蛇状图案或具有相连的附加物的中心部分)。然而，为了便于理解，本文描述的一个实施方案将始终描述为单元式基底设计。应理解，本揭露内容意欲涵盖单元式基底设计与单个基底设计两者。图1展示处于根据第一实施方案的较早制造阶段的半导体装置10或单元10的部分剖视图。装置10包括半导体材料区域、半导体材料或半导体区域11，其可例如为具有约0.001欧姆-厘米至约0.005欧姆-厘米的范围内的电阻率的n型硅基片12。基片12可掺杂有磷或砷。在所展示的实施方案中，基片12提供装置10的漏极区域、漏极接触或第一载流接触。在这个实施方案中，装置10可包括主动区102及接触区103，其中可在接触区103中制造接触至(例如)屏蔽电极结构，如下文将描述。又，在这个实施方案中，装置10可设置为垂直型功率MOSFET结构，但本文的描述也适用于绝缘栅极双极性晶体管(IGBT)、MOS门控晶闸管等。可在基片12中、上或上覆于基片12形成半导体层、漂移区域或延伸漏极区域14。在一个实施方案中，半导体层14可藉由使用半导体外延生长技术而形成。或者，半导体层14可藉由使用半导体掺杂及扩散技术而形成。在一适用于50伏装置的实施方案中，半导体层14可为具有每立方厘米约1.0x1016至约1.0x1017个原子的掺杂剂浓度的n型半导体层，且可具有约3微米至约5微米的厚度。半导体层14的厚度及掺杂剂浓度可视装置10所要的漏-源击穿电压(BVDSS)等级而增大或减小。在一个替代实施方案中，基片12的导电类型可更改为与半导体层14的导电类型相反，以便形成(例如)IGBT实施方案。可上覆于半导体材料区域11的主表面18形成遮罩层47。在一个实施方案中，遮罩层47可包含电介质膜或对用以形成下文所描述的沟槽的刻蚀化学物具有抗性的膜。在一个实施方案中，遮罩层47可包含约0.10至约0.30微米的热氧化物。随后可在遮罩层47中形成开口58及59。在一个实施方案中，可使用光阻及刻蚀工艺来形成开口58及59。在一个实施方案中，开口58可具有约0.2微米至约0.25微米的初始宽度16，且开口59可具有约0.4微米至约0.5微米的初始宽度17。在一个实施方案中，开口58之间的初始隔片18可为约0.55微米至约0.65微米。在形成开口58及59之后，可刻蚀半导体层14的区段以形成从主表面18延伸的沟槽22及27。借助实施例说明，可使用藉由碳氟化学物(例如，SF6/O2)的等离子体刻蚀技术来形成沟槽22及27。在一个实施方案中，沟槽22及27可延伸穿过半导体层14并延伸至基片12中。在一个实施方案中，沟槽22及27可延伸至半导体层14的部分中。图2为附加处理之后的装置10的部分剖视图。在一任选步骤，邻接沟槽22及27的表面形成牺牲层(未展示)。借助实施例说明，生长热氧化硅层。随后，可去除牺牲层及遮罩层47。根据本实施方案，随后可上覆于沟槽22及27的表面及主表面18形成材料层，其在沟槽22中形成栅极层26。借助实施例说明，栅极层26通常包含氧化物、氮化物、氧化钽、氧化钛、钛酸钡锶，及以上各者的组合等。在一个实施方案中，栅极层26可包含氧化硅，且可具有约0.01微米至约0.05微米的厚度。随后，可相邻于栅极层26形成一或多个材料层29。层29可包含不同于栅极层26的材料，且在一个实施方案中，当栅极层26包含氧化硅时，层29可包含氮化硅。鉴于沟槽22的宽度16的紧密尺寸，在一个实施方案中，可邻接栅极层26来形成层29而无需诸如多晶硅层的介入层。在一个实施方案中，层29可具有约0.01微米至约0.05微米的厚度。在后一步骤，可相邻于层29形成非共形层32。层32包括上覆于主表面18的部分321，上覆于沟槽22及27本文档来自技高网...

【技术保护点】
一种用于形成半导体装置的方法，包括以下步骤：提供具有主表面的半导体材料区域；形成从所述主表面延伸的沟槽；上覆于所述沟槽的表面形成第一层；相邻于所述第一层形成间隔层，其中所述间隔层包含不同于所述第一层的材料；在邻近所述沟槽的下表面处形成第一区域，所述第一区域包含不同于所述间隔层的材料；在所述沟槽的下部分且相邻于所述间隔层及所述第一区域的若干部分中形成第一电极；其中所述第一层的若干部分介于所述第一电极与所述半导体材料区域之间；在所述第一电极上方形成电介质层；以及相邻于所述第一层及所述电介质层形成第二电极，其中所述第二电极的至少一部分位于所述沟槽内。

【技术特征摘要】
2011.06.27 US 13/170,0331.一种用于形成半导体装置的方法，包括以下步骤：提供具有主表面的半导体材料区域；形成从所述主表面延伸的沟槽；上覆于所述沟槽的表面形成第一层；相邻于所述第一层形成间隔层，其中所述间隔层包含不同于所述第一层的材料，并且其中所述间隔层在邻近所述沟槽的下表面处是不连续的；在邻近所述沟槽的下表面处形成第一区域，所述第一区域包含不同于所述间隔层的材料；在所述沟槽的下部分且相邻于所述间隔层及所述第一区域的各部分中形成第一电极，其中所述第一层的各部分介于所述第一电极与所述半导体材料区域之间；在所述第一电极上方形成电介质层；以及相邻于所述第一层及所述电介质层形成第二电极，其中所述第二电极的至少一部分位于所述沟槽内。2.根据权利要求1所述的方法，进一步包括以下步骤：邻接所述沟槽形成主体区域；以及邻接所述主体区域及所述沟槽形成源极区域，其中所述形成所述第一层的步骤包括：形成栅极电介质层，且其中所述形成所述第一电极的步骤包括：形成屏蔽电极，且其中所述形成所述第二电极的步骤包括：形成栅极电极。3.根据权利要求1所述的方法，其中所述形成所述间隔层的步骤包括以下步骤：相邻于所述第一层形成第二层；以及去除所述第二层的邻近所述沟槽的所述下表面处的部分。4.根据权利要求3所述的方法，进一步包括以下步骤：在所述去除所述第二层的部分的步骤之前，上覆于所述主表面且相邻于所述第二层形成非共形层，且其中所述非共形层在邻近所述沟槽的上表面处较厚。5.根据权利要求1所述的方法，进一步包括以下步骤：在所述形成所述第一区域的步骤之前，去除所述第一层的在所述间隔层下面的各部分。6.根据权利要求1所述的方法，其中所述形成所述第一层的步骤包括：形成包含氧化硅的所述第一层，且其中所述形成所述第一区域的步骤包括：形成包含氧化硅的所述第一区域。7.根据权利要求6所述的方法，其中所述形成所述间隔层的步骤包括：形成包含氮化硅的所述间隔层。8.根据权利要求1所述的方法，进一步包括以下步骤：在所述形成所述第一区域的步骤之前，相邻于所述间隔层形成多晶半导体间隔层。9.根据权利要求1所述的方法，进一步包括如下步骤：形成邻接所述沟槽的主体区域；形成邻接所述主体区域和所述沟槽的源极区域，其中所述源极区域包括邻接所述沟槽的延伸部分及邻接所述延伸部分的中心部分，以及其中所述中心部分比所述延伸部分浅。10.根据权利要求1所述的方法，其中所述形成所述第一区域的步骤包括：形成具有沿着所述第一电极的侧壁表面增大的厚度的所述第一区域，其中所述厚度在邻近所述沟槽的最下部分处最大。11.根据权利要求1所述的方法，其中所述形成所述第一电极的步骤包括：形成具有阶梯状的所述第一电极，以使得在邻近所述沟槽的下表面处所述第一电极的宽度减小并且更窄。12.一种用于形成半导体装置的方法，包括以下步骤：提供具有主表面的半导体材料区域；形成从所述主表面延伸的沟槽，其中所述沟槽具有侧壁表面及下表面；邻接所述侧壁表面及所述下表面形成栅极电介质层；相邻于所述栅极电介质层形成第一间隔层，其中形成所述第一间隔层暴露所述栅极电介质层...

【专利技术属性】
技术研发人员：P·A·伯克，G·M·格里瓦纳，B·帕德玛纳伯翰，P·温卡特拉曼，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：