半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有若干浮栅结构及位于所述浮栅结构顶部表面的控制栅介质层；在所述半导体衬底上形成具有连续图形的第一图形化控制栅材料层，所述第一图形化控制栅材料层覆盖若干浮栅结构上的部分浮栅介质层；在所述半导体衬底上形成掩膜层，所述掩膜层暴露出位于浮栅结构上方的部分第一图形化控制栅材料层及位于所述部分第一图形化控制栅材料层两侧的半导体衬底；以所述掩膜层为掩膜，去除所述未被掩膜层覆盖的第一图形化控制栅材料层，形成相互断开的控制栅；去除所述掩膜层；在所述浮栅结构、控制栅介质层和控制栅的侧壁表面形成侧墙。所述方法可以提高闪存的可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM (随机存储器)、DRAM (动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM (铁电存储器)等。存储器中的闪存器件的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存结构一般包括:位于衬底表面的浮栅介质层、位于浮栅介质层表面的浮栅、位于浮栅极表面的控制栅介质层、位于所述控制栅介质层表面的控制栅。随着集成电路集成度的不断提高，半导体的工艺节点也随之下降，由于受到光刻分辨率的限制，单次图形化工艺无法形成具有较高形貌质量的控制栅。为了提高形成的控制栅的形貌质量，通常会采用双重图形化方法形成所述控制栅。具体的，所述双重图形化方法包括:在所述控制栅介质层表面形成控制栅材料层之后，对所述控制栅材料层进行第一图形化，形成覆盖多个存储单元的连续的控制栅；然后对所述连续的控制栅进行第二图形化，使相邻存储单元之间的控制栅断开，形成独立的控制栅。现有技术形成的闪存存储器经常会出现短路等问题，闪存存储器的可靠性有待进一步的提闻。
技术实现思路
本专利技术解决的问题是提供一种，可以提高闪存器件的可靠性。为解决上述问题，本专利技术提供一种，包括:提供半导体衬底，所述半导体衬底上形成有若干浮栅结构及位于所述浮栅结构顶部表面的控制栅介质层，所述浮栅结构包括位于半导体衬底表面的浮栅介质层和位于所述浮栅介质层表面的浮栅；在所述半导体衬底上形成具有连续图形的第一图形化控制栅材料层，所述第一图形化控制栅材料层覆盖若干浮栅结构上的部分浮栅介质层；在所述半导体衬底上形成掩膜层，所述掩膜层暴露出位于浮栅结构上方的部分第一图形化控制栅材料层及位于所述部分第一图形化控制栅材料层两侧的半导体衬底；以所述掩膜层为掩膜，去除所述未被掩膜层覆盖的第一图形化控制栅材料层，形成相互断开的控制栅；去除所述掩膜层；在所述浮栅结构、控制栅介质层和控制栅的侧壁表面形成侧墙。可选的，采用各向异性刻蚀工艺去除所述暴露的第一图形化控制栅材料层。可选的，所述各向异性刻蚀工艺为干法刻蚀工艺。可选的，所述干法刻蚀工艺对第一图形化控制栅材料层的刻蚀速率大于对控制栅介质层的刻蚀速率。可选的，采用等离子体刻蚀工艺刻蚀所述控制栅。可选的，所述等离子体刻蚀工艺采用的刻蚀气体包括Cl2、HBr，载气为He，其中，Cl2的流量为80sccm?2000sccm、HBr的流量为50sccm?2000sccm, He的流量为10sccm?2000sccmo可选的，所述掩膜层还暴露出部分未被第一图形化控制栅材料层覆盖的控制栅介质层的表面。可选的,所述控制栅介质层的材料包括位于浮栅表面的第一氧化娃层、位于第一氧化娃层表面的氮化娃层、位于氮化娃层表面的第二氧化娃层。可选的，所述第一图形化控制栅材料层的形成方法包括:在所述半导体衬底表面形成控制栅材料层，所述控制栅材料层覆盖控制栅介质层；在所述控制栅材料层表面形成第一图形化掩膜层；以所述第一图形化掩膜层为掩膜刻蚀所述控制栅材料层，形成第一图形化控制栅材料层；去除所述第一图形化掩膜层。可选的，所述控制栅材料层的材料为多晶硅。可选的，位于所述控制栅介质层表面的第一图形化控制栅材料层的厚度为1200埃?1700埃。可选的，所述浮栅的材料为多晶硅。可选的，所述浮栅的厚度为900埃?1300埃。可选的，所述浮栅介质层的材料包括氧化硅、氮氧化硅或氧化铪。可选的，所述侧墙的材料包括氧化硅、氮化硅或氮氧化硅中的一种或几种。可选的，所述侧墙的形成方法包括:在所述半导体衬底表面、控制栅介质层顶部表面、控制栅顶部表面、浮栅介质层侧壁表面、浮栅侧壁表面、控制栅介质层侧壁表面和控制栅侧壁表面形成侧墙材料层；采用无掩膜刻蚀工艺，去除位于控制栅顶部表面、控制栅介质层顶部表面以及半导体衬底表面的侧墙材料层，形成覆盖浮栅介质层、浮栅、控制栅介质层、控制栅的侧壁表面的侧墙。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术的技术方案中，在半导体衬底上形成浮栅结构之后，在半导体衬底上形成具有连续图形的第一图形化控制栅材料层，所述第一图形化控制栅材料层覆盖若干浮栅结构上的部分浮栅介质层；然后，在所述半导体衬底上形成掩膜层，所述掩膜层暴露出位于浮栅结构上方的部分第一图形化控制栅材料层及位于所述部分第一图形化控制栅材料层两侧的半导体衬底；以所述掩膜层为掩膜，去除所述未被掩膜层覆盖的第一图形化控制栅材料层后，再在所述浮栅结构、控制栅介质层和控制栅的侧壁表面形成侧墙。所述掩膜层的开口较大，所以所述掩膜层不仅暴露出部分第一图形化控制栅材料层还暴露出位于所述部分第一图形化控制栅材料层两侧的半导体衬底，在去除所述未被覆盖的第一图形化控制栅材料层时，由于所述第一图形化控制栅材料层可以完全暴露在刻蚀气体中，从而使得所述未被覆盖的第一图形化控制栅材料层能够完全被去除，使得最终形成的控制栅之间完全断开，避免不同存储单元之间的控制栅之间发生短路等问题，从而可以提高形成的闪存的可靠性。进一步的，可以采用各向异性的干法刻蚀工艺去除未被掩膜层覆盖的第一图形化控制栅材料层时采用的刻蚀工艺对第一图形化控制栅材料层的刻蚀速率大于对控制栅介质层的刻蚀速率，从而在去除所述第一图形化控制栅材料层的过程中，不会损伤控制栅介质层，及所述控制栅介质层下方的浮栅。【附图说明】图1至图4是本专利技术的一个实施例的半导体结构形成过程的结构示意图；图5至图14是本专利技术的另一个实施例的半导体结构形成过程的结构示意图。【具体实施方式】如
技术介绍
中所述，现有技术形成的闪存经常会出现失效或短路等问题。本专利技术提供一个半导体结构的形成过程的实施例，请参考图1至图4，为所述实施例的半导体形成过程的结构示意图。请参考图1，在浮栅10上进行第一图形化之后，形成连续的控制栅20之后的俯视示意图。图1中，未示出控制栅介质层、半导体衬底等。所述浮栅极10平行排列，所述连续的控制栅20覆盖若干浮栅10，由于所述控制栅20分别属于不同的存储单元，后续需要对所述控制栅20进行第二图形化，去除图1中虚框部分的部分控制栅21，以将连续的控制栅20断开，从而避免不同存储单元的控制栅之间发生短路等问题。请参考图2，为图1沿割线AA’的剖面示意图。所述半导体衬底30上形成有浮栅介质层11、浮栅10、控制栅介质层22，以及控制栅21。请参考图3，在所述浮栅介质层11、浮栅10、控制栅介质层22，以及控制栅21侧壁表面形成侧墙40。通常，所述侧墙40是在闪存器件的外围电路中的晶体管形成侧墙的同时，形成所述侧墙40。<当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有若干浮栅结构及位于所述浮栅结构顶部表面的控制栅介质层，所述浮栅结构包括位于半导体衬底表面的浮栅介质层和位于所述浮栅介质层表面的浮栅；在所述半导体衬底上形成具有连续图形的第一图形化控制栅材料层，所述第一图形化控制栅材料层覆盖若干浮栅结构上的部分浮栅介质层；在所述半导体衬底上形成掩膜层，所述掩膜层暴露出位于浮栅结构上方的部分第一图形化控制栅材料层及位于所述部分第一图形化控制栅材料层两侧的半导体衬底；以所述掩膜层为掩膜，去除所述未被掩膜层覆盖的第一图形化控制栅材料层，形成相互断开的控制栅；去除所述掩膜层；在所述浮栅结构、控制栅介质层和控制栅的侧壁表面形成侧墙。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄芳，金龙灿，宋长庚，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31