半导体结构的制造方法技术

一种半导体结构的制造方法，包括：形成包括第一区域和第二区域的衬底、凸出于第一区域衬底的第一鳍部和凸出于第二区域衬底的第二鳍部；在第一鳍部形成第一伪栅结构，包括栅氧化层和第一伪栅电极层，在第二鳍部形成第二伪栅结构，包括伪栅氧化层和第二伪栅电极层；去除第一伪栅电极层和第二伪栅电极层后对栅氧化层和伪栅氧化层进行第一退火工艺；对栅氧化层和伪栅氧化层进行掺氮工艺及第二退火工艺；分别在第一鳍部、第二鳍部表面形成第一栅极结构和第二栅极结构。本发明专利技术先对栅氧化层进行第一退火工艺，再对栅氧化层进行掺氮工艺，避免被氮化的部分所述栅氧化层因所述第一退火工艺再次被氧化，进而提高半导体器件的电学性。

Method for manufacturing semiconductor structure

Method of fabricating a semiconductor structure: second fin formation includes a substrate, a convex first and second regions in the first region of a first fin and protrudes from the second area of the substrate; forming a first dummy gate structure in the first fin, including a gate oxide layer and a gate electrode layer is formed of a pseudo second. The dummy gate structure at the second fin, including pseudo gate oxide layer and the second dummy gate electrode layer; removing the first dummy gate electrode layer and the second electrode layer of the first dummy gate after the annealing process on the gate oxide layer and the dummy gate oxide layer; nitrogen doped process and two annealing process on the gate oxide layer and the dummy gate oxide layer in the first part, respectively; second fin fin surface forming a first gate structure and the second gate structure. The present invention first annealing process on the gate oxide layer of nitrogen doped process on the gate oxide layer to avoid being part of the gate oxide nitride layer for the first annealing process is oxidized again, so as to improve the electrical properties of semiconductor devices.

【技术实现步骤摘要】
半导体结构的制造方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构的制造方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电...

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述栅氧化层和伪栅氧化层的材料为氧化硅。3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述栅氧化层和伪栅氧化层的工艺为原位蒸汽生成氧化工艺。4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一退火工艺为快速热退火工艺。6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述第一退火工艺的工艺参数包括：退火温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1：20至1：5。7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述掺氮工艺为等离子体氮化工艺。8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述掺氮工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。9.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺之前，还包括：对所述第一开口底部的栅氧化层以及第二开口底部的第二鳍部表面进行栅氧化层生长表面处理工艺。10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述栅氧化层生长表面处理的工艺参数包括：功率为300瓦至600瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31