半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中，半导体结构包括：衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；分别位于所述第一区域的栅极结构两侧的衬底内的第一应力层，所述第一应力层内掺杂有第二类型离子；分别位于所述第二区域的栅极结构两侧的衬底内的第二应力层，所述第二应力层内掺杂有第一类型离子；分别位于所述第三区域的栅极结构两侧的衬底内的容变掺杂区。所述半导体结构性能改善。

Semiconductor structure and method of forming the same

A semiconductor structure and a method of forming the semiconductor structure includes a substrate, wherein the substrate comprises a first region and a second region and a third region having a first type trap area of the substrate of the first and third regions, with second types of trap area of the substrate of the second region, the first region of the substrate surface the second and third regions, each with a gate structure; the substrate gate structure are respectively positioned on both sides of the first region in the first stress layer, wherein the first stress layer doped with second types of ions; the substrate gate structure are respectively positioned on both sides of the second region within the second stress layer, the the second stress layer is doped with a first type ion; the substrate gate structure are respectively positioned on both sides of the third region within the volume doped region. The structural performance of the semiconductor is improved.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
MOS可变电容(Varactor)器件是一种重要的CMOS器件，被广泛应用于数字、模拟、数模混合以及射频等集成电路系统中。在数字或模拟电路中，比如ADC/DAC(模数转换/数模转换)或高速通信系统里，MOS可变电容的调频范围和器件的可测量性更为重要。而对于射频电路来说，需要考虑MOS可变电容的调频范围，且需要提高MOS可变电容的品质因数(Q)，以提高MOS可变电容的抗干扰性。在CMOS工艺中，MOS可变电容的结构包括：普通MOS管电容、反型MOS管电容、以及累积型MOS管电容。MOS可变电容工作原理在于：利用MOS管工作在不同的区域(强反应区、耗尽区和累积区)从而改变电容值。具体通过对MOS管的源极(S)、漏极(D)以及衬底(B)的不同连接方法，使MOS可变电容实现上述三种不同的结构。对于累积性MOS管电容来说，通过将NMOS管设置于N阱区内，以此抑制少子(即电子)在沟道区内形成，从而防止NMOS管进入强反型区。因此，累积性MOS管电容工作在NMOS管的累积区，累积性MOS管电容的电容是单调的，有利于提高可变电容的电压控制范围；而且，累积性MOS管电容的漏电流较少、品质因数较高。然而，随着半导体器件的尺寸不多缩小，MOS可变电容的制造难度提高，且MOS可变电容的品质因数下降、可靠性下降。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，所形成的半导体结构性能改善。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；在所述第一区域的栅极结构两侧的衬底内分别形成第一应力层；在所述第一应力层内掺杂第二类型离子；在所述第二区域的栅极结构两侧的衬底内分别形成第二应力层；在所述第二应力层内掺杂第一类型离子；在所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区。可选的，所述容变掺杂区内具有第一类型离子。可选的，所述第一类型离子为N型离子；所述第二类型离子为P型离子。可选的，所述第一应力层的材料为硅锗；所述第二应力层的材料为碳化硅。可选的，所述第一类型阱区内掺杂有N型离子；所述第二类型阱区内掺杂有P型离子。可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述栅极结构横跨于所述鳍部表面，且所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面。可选的，所述鳍部顶部的宽度尺寸为13纳米～15纳米，所述伪栅极结构沿所述鳍部顶部的宽度方向横跨于所述鳍部表面。可选的，所述第一应力层的形成步骤包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。可选的，所述第二应力层的形成步骤包括：在所述衬底和第一掩膜层表面形成第二掩膜材料膜；刻蚀第二区域的第二掩膜材料膜和第一掩膜层，形成第二掩膜层，所述第一掩膜层和第二掩膜层暴露出第二区域的衬底和栅极结构；以所述第二掩膜层为掩膜，采用选择性外延生长工艺在所述第二区域的栅极结构两侧形成第二应力层。可选的，在形成所述第二应力层之后，采用第一注入工艺在所述第二区域和第三区域的栅极结构两侧的第二应力层内掺杂第一类型离子，并在第三区域形成容变掺杂区；在形成所述第二应力层之后，采用第二注入工艺在所述第一区域的栅极结构两侧掺杂第二类型离子，在所述第一应力层内掺杂第二类型离子。可选的，所述第二应力层的形成步骤包括：在所述衬底表面形成第二掩膜层，所述第二掩膜层暴露出第二区域的衬底和栅极结构；以所述第二掩膜层为掩膜，采用选择性外延生长工艺在所述第二区域的栅极结构两侧形成第二应力层。可选的，在形成第二应力层之后，采用第一注入工艺在所述第二区域和第三区域的栅极结构两侧的第二应力层内掺杂第一类型离子，并在第三区域形成容变掺杂区。可选的，所述第一应力层的形成步骤包括：在所述第一注入工艺之后，在所述衬底和第二掩膜层表面形成第一掩膜材料膜；刻蚀第一区域的第一掩膜材料膜和第二掩膜层，形成第一掩膜层，所述第一掩膜层和第二掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。可选的，在形成所述第一应力层之后，采用第二注入工艺在所述第一区域的栅极结构两侧掺杂第二类型离子，在所述第一应力层内掺杂第二类型离子。可选的，所述第一应力层形成于衬底表面；所述第二应力层形成于衬底表面。可选的，在形成第一应力层之前，在第一区域的栅极结构两侧的衬底内形成第一凹槽；在所述第一凹槽内形成第一应力层。可选的，在形成第二应力层之前，在第二区域的栅极结构两侧的衬底内形成第二凹槽；在所述第二凹槽内形成第二应力层。可选的，所述栅极结构包括栅极层以及位于栅极层侧壁表面的偏移侧墙。可选的，还包括：在形成所述第一应力层，在所述第一区域的栅极结构两侧的衬底内形成第一轻掺杂区；在形成所述第二应力层，在所述第二区域的栅极结构两侧的衬底内形成第二轻掺杂区。相应的，本专利技术还提供一种采用上述方法所形成的半导体结构，包括：衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；分别位于所述第一区域的栅极结构两侧的衬底内的第一应力层，所述第一应力层内掺杂有第二类型离子；分别位于所述第二区域的栅极结构两侧的衬底内的第二应力层，所述第二应力层内掺杂有第一类型离子；分别位于所述第三区域的栅极结构两侧的衬底内的容变掺杂区。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的形成方法中，所述第一区域和第二区域用于形成类型不同的晶体管，而所述第三区域用于形成可变电容。在第一区域的衬底内形成第一应力层，并在所述第一应力层内掺杂第二类型离子；在第二区域的衬底内形成第二应力层，并在所述第二应力层内掺杂第一类型离子。所述第一应力层用于提高第一区域晶体管的沟道区的应力，所述第二应力层用于提高第二区域晶体管的沟道区的应力，以此减少第一区域和第二区域的晶体管沟道区的漏电流。另一方面，所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区，由于所述容变掺杂区位于所述衬底内，即所述容变掺杂区的表面不高于衬底表面，则所述容变掺杂区不会与栅极结构之间产生寄生电容，有利于提高可变电容的电容变化范围，从而提高可变电容的品质因数，提高可变电容的可靠性。进一步，在以第三掩膜层为掩膜形成第二应力层之后，采用第一注入工艺在第三区域的栅极结构两侧形成容变掺杂区，之后再于第一区域形成第一应力层。在形成容变掺杂区时，所述第三掩膜层能够在第一离子注入工艺时，保护衬底表面免受损伤。而且，由于第三区域表面仅具有第三掩膜层覆盖，所述第三掩膜层的厚度不会过厚，则所述第一离子注入工艺不会受到第三掩膜层的妨碍，能够使所述离子注入工艺在衬底内的注入深本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；在所述第一区域的栅极结构两侧的衬底内分别形成第一应力层；在所述第一应力层内掺杂第二类型离子；在所述第二区域的栅极结构两侧的衬底内分别形成第二应力层；在所述第二应力层内掺杂第一类型离子；在所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区域、第二区域和第三区域，所述第一区域和第三区域的衬底内具有第一类型阱区，所述第二区域的衬底内具有第二类型阱区，所述第一区域、第二区域和第三区域的衬底表面分别具有栅极结构；在所述第一区域的栅极结构两侧的衬底内分别形成第一应力层；在所述第一应力层内掺杂第二类型离子；在所述第二区域的栅极结构两侧的衬底内分别形成第二应力层；在所述第二应力层内掺杂第一类型离子；在所述第三区域的栅极结构两侧的衬底内分别形成容变掺杂区。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述容变掺杂区内具有第一类型离子。3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一类型离子为N型离子；所述第二类型离子为P型离子。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一应力层的材料为硅锗；所述第二应力层的材料为碳化硅。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一类型阱区内掺杂有N型离子；所述第二类型阱区内掺杂有P型离子。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述栅极结构横跨于所述鳍部表面，且所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述鳍部顶部的宽度尺寸为13纳米～15纳米，所述伪栅极结构沿所述鳍部顶部的宽度方向横跨于所述鳍部表面。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层的形成步骤包括：在所述衬底表面形成第一掩膜层，所述第一掩膜层暴露出第一区域的衬底和栅极结构；以所述第一掩膜层为掩膜，采用选择性外延生长工艺在所述第一区域的栅极结构两侧形成第一应力层。9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二应力层的形成步骤包括：在所述衬底和第一掩膜层表面形成第二掩膜材料膜；刻蚀第二区域的第二掩膜材料膜和第一掩膜层，形成第二掩膜层，所述第一掩膜层和第二掩膜层暴露出第二区域的衬底和栅极结构；以所述第二掩膜层为掩膜，采用选择性外延生长工艺在所述第二区域的栅极结构两侧形成第二应力层。10.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第二应力层之后，采用第一注入工艺在所述第二区域和第三区域的栅极结构两侧的第二应力层内掺杂第一类型离子，并在第三区域形成容变掺杂区；在形成所述第二应力层之后，采用第二注入工艺在所述第一区域的栅极结构两侧掺杂第二类型离子，在所述第一应力层内掺杂第二类型离子。11.如权利要求1所...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31