具有负阻特性的装置结构制造方法及图纸

本发明专利技术提供呈现具有负阻特性的装置结构以及此类装置结构的制造方法。施加信号于金属-绝缘体-半导体电容器的金属层，以使该金属-绝缘体-半导体电容器的绝缘体层在一位置击穿。在该绝缘体层的该位置处的该击穿使该金属-绝缘体-半导体电容器呈现负阻。该金属层可由多晶金属组成。该多晶金属的晶粒可穿过该绝缘体层并进入位于该击穿的该位置处的衬底的部分中。

【技术实现步骤摘要】
【专利摘要】本专利技术提供呈现具有负阻特性的装置结构以及此类装置结构的制造方法。施加信号于金属-绝缘体-半导体电容器的金属层，以使该金属-绝缘体-半导体电容器的绝缘体层在一位置击穿。在该绝缘体层的该位置处的该击穿使该金属-绝缘体-半导体电容器呈现负阻。该金属层可由多晶金属组成。该多晶金属的晶粒可穿过该绝缘体层并进入位于该击穿的该位置处的衬底的部分中。【专利说明】具有负阻特性的装置结构
本专利技术涉及半导体装置制造，尤其涉及呈现负阻特性的装置结构以及此类装置结构的制造方法。
技术介绍
特定的装置呈现负阻(negative resistance)特性，其中，观察到装置的端子之间的电压的增加导致流过该装置的电流降低。呈现负阻的装置的行为与普通电阻器的行为相反。普通电阻器呈现正阻，其中，由于欧姆定律，所施加电压的增加引起电流成比例增加。电阻器因流经它的电流而消耗功率，而负阻装置则可产生功率或者甚至可用以放大电性信号。需要呈现负阻特性的改进装置结构以及此类装置结构的制造方法。
技术实现思路
依据本专利技术的一个实施例，提供一种形成装置结构的方法。该方法包括利用由半导体组成的衬底制造金属-绝缘体-半导体电容器；以及施加信号于该金属-绝缘体-半导体电容器的金属层，以使该金属-绝缘体-半导体电容器的绝缘体层在一位置击穿，从而形成该装置结构。在该绝缘体层的该位置处的该击穿使该装置结构呈现负阻。依据本专利技术的另一个实施例，一种装置结构是使用由半导体组成的衬底形成。该装置结构包括:由多晶金属组成的第一层，该多晶金属包括多个晶粒；以及由电性绝缘体组成的第二层。该第二层位于该第一层与该衬底的部分之间。该多个晶粒的至少一个穿过该第二层并进入该衬底的该部分中。【附图说明】包含于此说明书中并构成此说明书的一部分的【附图说明】本专利技术的各种实施例，并与上面所作的本专利技术的概括说明以及下面所作的实施例的详细说明一起用于解释本专利技术的实施例。图1是依据本专利技术的一个实施例的装置结构的剖视图。图2是图1的部分的放大视图。图3显示在集成电路中于操作期间偏置于反转模式时，流经依据本专利技术的一个实施例所形成的装置结构的电流随所施加的电压变化的电流-电压图。图4显示依据本专利技术的一个实施例编程装置结构的电流-电压图。图5是经配置以编程符合本专利技术所述实施例的装置结构的示例电脑系统的示意图。图6是依据本专利技术的一个替代实施例的装置结构的剖视图。图7显示依据本专利技术的一个实施例编程不同的装置结构的图形表示。图8显示依据本专利技术的一个实施例编程后的不同装置结构的性能的图形表示。图9显示经编程的装置结构的部分的二次电子显微照片。【具体实施方式】请参照图1、2以及依据本专利技术的一个实施例，在衬底12中形成装置结构10，衬底12可由半导体材料例如单晶硅或主要包含硅的另一单晶半导体材料组成，且在其顶部表面12a可包括外延层。衬底12的半导体材料可包括选自周期表的第III族的P型杂质种类(例如硼)，以有效赋予P型导电性。或者，衬底12的半导体材料可通过引入电活性掺杂物来掺杂，例如周期表的第V族的η型掺杂物(例如磷(P)或砷(As))，以有效赋予η型导电性。沟槽14形成于衬底12中并包括自衬底12的顶部表面12a延伸进入衬底12中的给定深度的一个或多个侧壁16。沟槽14可具有在5微米(μπι)至100微米范围内的深度，且可具有大小经选择以为随后形成于沟槽14中的层提供给定的层厚度的开口尺寸。如果沟槽14的垂直截面为圆形以具有直圆柱体的形状，则该开口尺寸由圆的直径表示。或者，沟槽14可具有不同的几何形状，例如正方形、长方形或V形，相应形状的开口以各自的开口尺寸为特征。通过光刻形成蚀刻掩膜，并在具有该图案化掩膜的情况下，接着使用湿式化学蚀刻制程或干式蚀刻制程(例如反应离子蚀刻(reactive-1on etching;RIE))来定义沟槽14，从而可形成沟槽14。该蚀刻掩膜可包括例如光阻剂的感光材料涂层，通过旋涂制程施加该涂层，对其预烘烤，使其暴露于投射穿过光掩膜的光，对其进行曝光后烘烤，以及使用化学显影剂显影来形成该蚀刻掩膜。该蚀刻掩膜包括位于沟槽14的预定位置处的开口。该蚀刻掩膜保护衬底12的被覆盖区域免于蚀刻。蚀刻制程依赖给定的蚀刻化学来蚀刻与该蚀刻掩膜中的开口一致的衬底12的未被覆盖区域的材料。在形成沟槽14以后，移除该蚀刻掩膜(例如，如果该蚀刻掩膜由光阻剂组成，则通过灰化或溶剂剥离移除)，接着在后续制程之前执行清洗衬底12的顶部表面12a的制程。可在沟槽14的一个或多个侧壁16上形成绝缘体层18。绝缘体层18可由电性绝缘体材料组成，例如通过原子层沉积(atomic layer deposit1n;ALD)的高k介电质(例如二氧化給(Hf02))或通过氧化或化学气相沉积(chemical vapor deposit1n;CVD)形成的例如二氧化硅(S i O 2)的硅的氧化物。在一个实施例中，绝缘体层18可由利用四乙基原硅酸盐(tetraethy lorthosi licate; TEOS)作为前驱化合物通过CVD沉积的娃的氧化物组成，且可具有在100纳米至1000纳米的范围内的厚度。在此范围内的绝缘体层18的氧化物厚度大于典型的金属-氧化物-半导体(metal-oxide-semiconductor ;M0S)电容器中的绝缘体的厚度。可基于构成绝缘体材料的击穿特性来选择绝缘体层18的增加厚度，以确保编程期间用以产生负阻的适当编程条件。可在覆盖沟槽14的一个或多个侧壁16的绝缘体层18上形成衬垫层(liner layer)20。在具体实施例中，衬垫层20可由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或这些材料的多层组合组成。在一个实施例中，衬垫层20可由具有在50纳米(nm)至200纳米范围内的总厚度的Ta/TaN双层组成。衬垫层20可通过使用例如物理气相沉积(physical vapordepo s i t i on; PVD)来沉积。在形成绝缘体层18及衬垫层20以后，沟槽14内的大部分空间保持未填充。在形成衬垫层20以后，可形成填塞物(plug)22作为沟槽14的一个或多个侧壁16及基部17上的一层，以填充未被绝缘体层18及衬垫层20占据的沟槽14内的剩余空间。填塞物22可由例如铜(Cu)的金属组成，该金属可为多晶且可包括沿晶界相交的多个晶粒26。填塞物22可具有在I微米(μπι)至15微米的范围内的层厚度，其取决于沟槽14的开口尺寸。晶粒26的晶粒尺寸可随层厚度增加而增加。衬垫层20促进包括填塞物22的金属与绝缘体层18的黏附性，且可用以防止填塞物22的金属原子扩散进入绝缘体层18中。绝缘体层18及衬垫层20设于填塞物22与邻近沟槽14的侧壁16的衬底12的部分之间。填塞物22可通过采用沟槽14的几何形状的金属层来设置。该金属层可完全填充沟槽14，或者可仅部分填充沟槽14(例如，填塞物22可具有空芯)。该金属层可由Cu(铜)组成，不过可选择其它合适的低电阻率金属及金属合金来组成填塞物22。该金属层可通过沉积制程(例如电化学镀覆制程如电镀)来沉积，该制程不会在衬底12的顶部表面12a上生成厚的金属的过覆盖层(overburden)。可通过使用例如物理气相沉积本文档来自技高网...

【技术保护点】
一种装置结构，通过使用由半导体组成的衬底形成，该装置结构包括：由多晶金属组成的第一层，该多晶金属包括多个晶粒；以及由电性绝缘体组成的第二层，该第二层位于该第一层与该衬底的部分之间，其中，该多个晶粒的至少一个穿过该第二层并进入该衬底的该部分中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：F·陈，C·D·格拉斯，T·L·卡内，M·A·欣奥斯克伊，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY