自组装单层原位气相沉积作为铜助粘剂及扩散阻障件的方法技术

本发明专利技术涉及自组装单层原位气相沉积作为铜助粘剂及扩散阻障件的方法。铜区域在介电层中形成。包含有自组装单层的扩散阻障件沉积在铜区域上方。覆盖层沉积在自组装单层上方。在某些具体实施例中，覆盖层及自组装单层沉积在相同的处理室中。

【技术实现步骤摘要】
自组装单层原位气相沉积作为铜助粘剂及扩散阻障件的方法本申请是申请号为201310455370.X,申请日为2013年09月29日，专利技术名称为“自组装单层原位气相沉积作为铜助粘剂及扩散阻障件的方法”的中国专利申请的分案申请。
本专利技术一般涉及半导体领域，并且更尤指自组装单层(self-assembledmonolayer)原位(in-situ)气相沉积的方法。
技术介绍
随着集成电路装置尺寸持续缩减以达到较高的操作频率、较低的功耗、以及整体较高的生产力，制造可靠的互连对于制造及效能两方面已变得日益困难。为了制造具有快操作速度的可靠装置，铜(Cu)因为其相较于铝具有较低电阻并且较不易产生电子迁移与应力迁移而正成为选用以形成互联线的材料。然而，Cu有各种缺点。例如，Cu对SiO2及其它介电材料的粘着强度差。因此，需要可靠的扩散阻障件及助粘剂以使铜互连可实现。某些目前所使用的接口阻障层材料包括钽(Ta)、钽氮化物(TaN)以及钛(TiN)。这些层在通过习知方法予以沉积时难以形成为均匀并且连续的层件。这在所要予以沉积的层件厚度小于10纳米时以及此等层件形成如通孔(via)般呈高深宽比(aspectratio)(例如，深度比宽度)特征时尤其真实。已知Cu/覆盖层接口会促成电子迁移(EM)故障，因此优化Cu/覆盖接口(capinterface)对于EM可靠度效能具有关键性。因此，期望具有用于形成铜助粘剂及扩散阻障件的改良型方法。
技术实现思路
一般而言，本专利技术的具体实施例提供用于自组装单层原位气相沉积作为铜助粘剂及扩散阻障件的方法。铜区域在介电层中形成。由自组装单层制成的扩散阻障件沉积在铜区域上方。覆盖层沉积在自组装单层上方。在某些具体实施例中，覆盖层及自组装单层在相同的处理室中予以沉积。本专利技术的具体实施例相较于先前技术的阻障层材料可提供如制造程序期间降低不希望有的铜区域氧化风险、减少材料浪费、以及改善铜区域与覆盖层之间阻障层的粘着性及有效性等优点。本专利技术的一个态样包括形成半导体结构的方法。本方法包括在介电层中形成通孔；在通孔中形成第一阻障层；在通孔中形成铜区域；在铜区域上方沉积第二阻障层；以及在第二阻障层上方沉积覆盖层。沉积第二阻障层包括在化学气相沉积工具室中沉积自组装单层。本专利技术的另一个态样包括形成半导体结构的方法。本方法包括在介电层中形成通孔；在通孔中形成第一阻障层；在通孔中形成铜区域；在铜区域上方沉积第二阻障层；以及在第二阻障层上方沉积覆盖层。沉积第二阻障层包括在原子层沉积工具室中沉积自组装单层。本专利技术的另一态样包括形成半导体结构的方法。本方法包括在介电层中形成通孔；在通孔中形成第一阻障层；在通孔中形成铜区域；在铜区域上方沉积第二阻障层；以及在第二阻障层上方沉积覆盖层。沉积第二阻障层包括在等离子增强型化学气相沉积工具室中沉积自组装单层。附图说明搭配附图经由下文本专利技术各种态样的详述将得以更轻易地理解本专利技术的这些及其它特征，其中：图1表示本专利技术一具体实施例于起始点(startingpoint)的半导体结构；图2根据描述性具体实施例表示形成通孔的后续处理步骤后的半导体结构；图3根据描述性具体实施例表示形成第一阻障层的后续处理步骤后的半导体结构；图4根据描述性具体实施例表示形成铜区域的后续处理步骤后的半导体结构；图5根据描述性具体实施例表示形成第二阻障层的后续处理步骤后的半导体结构；图6根据描述性具体实施例表示形成覆盖层的后续处理步骤后的半导体结构；图7根据描述性具体实施例表示流程图；以及图8表示用于实施描述性具体实施例的沉积工具的一部分。图式未必依照比例。图式仅用于表述，用意不在于描绘本专利技术的特定参数。图式的用意在于仅描绘本专利技术的一般具体实施例，并且因而不应该予以视为范畴内的限制。在图式中，相称的附图标记代表相称的组件。附图标记说明100半导体结构102介电层104通孔106第一阻障层108铜区域110第二阻障层、SAM层112覆盖层200半导体结构300半导体结构400半导体结构500半导体结构600半导体结构700流程图750、752、754、756、758程序步骤800沉积工具870处理室872晶圆874基座876入气口878调节阀。具体实施方式现在将参照附图在本文更完整地说明示例性具体实施例，其中所表示的是示例性具体实施例。本专利技术的示例性具体实施例提供使用原位气相沉积技术用于沉积自组装单层(SAM)薄膜(film)的方法。在某些具体实施例中，于铜区域上方形成SAM薄膜，并且依次在相同的处理室中于SAM薄膜上方形成覆盖层。这降低在制造程序期间不想要的铜氧化的风险。此外，强接口键结(interfacialbonding)可固化Cu，并且减少Cu注入ILD接口的Cu离子，从而降低时间相依性介电质崩溃(TDDB)的风险。将了解本揭示可用许多不同形式予以体现并且不应该予以推断为受限于本文所提的示例性具体实施例。反而，这些具体实施例经提供以至于本揭示将透彻并且完整，并且将传达本专利技术的范畴予所属领域的技术人员。本文所用术语的目的仅在于说明特殊具体实施例并且意图不在于限制本揭示。例如，如本文中所用，单数形式「一」、「一种」、「一个」、以及「该」的用意在于同时包括复数形式，上下文另有所指除外。还有，「一」、「一种」、「一个」等用字未指示数量限制，而是指示存在至少一所引用的项目。将进一步理解的是，用字「包含有」及/或「包含」、或、「包括」及/或「包括有」在用于本说明书时指定所述特征、区域、完整物(integer)、步骤、操作、组件、及/或元件的存在性，而非排除一或多个其它其特征、区域、完整物、步骤、操作、组件、元件、及/或群组的存在或增加。本说明书全篇对于「一具体实施例」、「一个具体实施例」、「具体实施例」、「示例性具体实施例」、或类似用语意指结合具体实施例所述的特殊特征、结构、或特性含括在本专利技术的至少一具体实施例中。因此，本说明书全篇的用词表现「在一具体实施例中」、「在一个具体实施例」、「在具体实施例」以及类似用语可，但不一定要，全部意指相同的具体实施例。用字「上覆」或「在顶上」、「置于…上」或「上置于」、「下伏」、「在下方」或「之下」意指如第一结构，例如第一层，的第一组件出现在如第二结构，例如第二层，的第二组件上，其中，如接口结构，例如接口层，的中介组件(interveningelement)可出现在第一组件与第二组件之间。请再参阅图标，图1表示本专利技术一具体实施例于起始点的半导体结构100。半导体结构100包括介电层102。介电层102可为层间介电层(interleveldielectriclayer，ILD)。ILD可包含多个介电层以及随选地包含一或多个蚀刻中止层。图2表示在介电层102中形成通孔104的后续处理步骤后的半导体结构200。可使用业界标准蚀刻及微影技术形成通孔。图3表示在通孔104内部表面上形成第一阻障层106的后续处理步骤后的半导体结构300。第一阻障层可为金属层，如基于钽的层件。第一阻障层可通过包括但不局限于物理气相沉积(PVD)、化学气相沉积(CVD)、等离子增强型化学气相沉积(PECVD)或原子层沉积(ALD)等任何适用的沉积方法予以形成。图4表示形成铜区域108、填充通孔(对照图3的10本文档来自技高网...

【技术保护点】
1.一种形成半导体结构的方法，其包含：在介电层中形成通孔；在该通孔中形成第一阻障层；在该通孔中形成铜区域；在该铜区域及该第一阻障层上方沉积第二阻障层；以及在该第二阻障层上方沉积覆盖层；其中，沉积该第二阻障层包含在化学气相沉积工具室中沉积自组装单层；其中，在该第二阻障层上方沉积该覆盖层是在该化学气相沉积工具室中直接予以进行，而不使用转移室在不同室之间搬运该半导体结构。

【技术特征摘要】
1.一种形成半导体结构的方法，其包含：在介电层中形成通孔；在该通孔中形成第一阻障层；在该通孔中形成铜区域；在该铜区域及该第一阻障层上方沉积第二阻障层；以及在该第二阻障层上方沉积覆盖层；其中，沉积该第二阻障层包含在化学气相沉积工具室中沉积自组装单层；其中，在该第二阻障层上方沉积该覆盖层是在该化学气相沉积工具室中直接予以进行，而不使用转移室在不同室之间搬运该半导体结构。2.根据权利要求1所述的方法，其中，在该第二阻障层上方沉积该覆盖层包含沉积硅碳化物。3.根据权利要求1所述的方法，其中，沉积该自组装单层包含沉积氨基硅烷。4.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积H2NCH2CH2CH2Si(OCH3)3。5.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积H2NCH2CH2CH2Si(OC2H5)3。6.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积(3-氨基丙基)二甲基乙氧基硅烷。7.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积N-(2-氨乙基)-3-氨基丙基三甲氧硅烷。8.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积(3-二甲氧基甲硅烷基丙基)二乙撑三氨。9.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积4-氨基苯基三甲氧硅烷。10.根据权利要求3所述的方法，其中，沉积该氨基硅烷包含沉积苯基氨基-甲基三甲氧基硅烷。...

【专利技术属性】
技术研发人员：童津泓，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY