一种叠加电容及其制作方法技术

本发明专利技术提供一种叠加电容及其制作方法，包括以层叠形式相互并联的一个MOS电容、一个PIP电容和至少一个MIM电容，包括：半导体衬底，在半导体衬底内形成有阱区用作MOS电容的下极板，半导体衬底上形成有栅极介电层，在栅极介电层上形成有第一多晶硅层，第一多晶硅层用作MOS电容的上极板；第一多晶硅层也用作所述PIP电容的下极板，形成于所述第一多晶硅层上的PIP电容介质层，在PIP电容介质层的上方形成有第二多晶硅层，用作所述PIP电容的上极板；所述PIP电容和所述MOS电容之上形成有第一层间介电层，在所述第一层间介电层上形成有所述MIM电容。根据本发明专利技术的叠加电容，其具有更大的单位电容，可以节约开发成本。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及。
技术介绍
对于金属-氧化物-半导体（Metal-Oxide-Semiconductor，简称M0S)电容，多 晶石圭-绝缘层-多晶娃（Poly-Insulation-Poly，简称PIP)电容，金属-绝缘体-金属 (Metal-Insulation-Metal，简称MIM)电容，大量使用于半导体制造领域，但目前主要为三 种电容的独立结构的应用。 对于独立电容结构，单位电容的提高需通过更换更大的介电系数材料或缩小电容 介质厚度的方法达成。更换介电材料需要更大的工艺开发成本，介质厚度缩小则往往受限 于工艺能力的制约。 因此，为了解决上述技术问题，有必要提出一种新的电容。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进 一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 为了克服目前存在的问题，本专利技术实施例一提供一种叠加电容，包括以层叠形式 相互并联的一个M0S电容、一个PIP电容和至少一个Μ頂电容， 所述M0S电容包括：半导体衬底，在所述半导体衬底内形成有阱区用作所述M0S电 容的下极板，所述半导体衬底上形成有栅极介电层，在所述栅极介电层上形成有第一多晶 石圭层，所述第一多晶娃层用作所述M0S电容的上极板； 所述PIP电容包括：所述第一多晶硅层也用作所述PIP电容的下极板，形成于所 述第一多晶硅层上的PIP电容介质层，在所述PIP电容介质层的上方形成有第二多晶硅层， 用作所述PIP电容的上极板； 在所述PIP电容和所述M0S电容上形成有第一层间介电层，在所述第一层间介电 层上形成有所述Μ頂电容，该Μ頂电容包括位于所述第一层间介电层上的所述Μ頂电容的 下极板，位于所述Μ頂电容的下极板上方的Μ頂电容介质层以及所述Μ頂电容的上极板。 进一步，所述PIP电容介质层的面积和所述PIP电容的上极板的面积均小于所述 第一多晶娃层的面积。 进一步，所述阱区内形成有阱接触。 进一步，所述阱区为N型阱区或P型阱区；所述阱区为N阱时，阱接触为N+扩散 区；讲区为P阱时，阱接触为P+扩散区。 进一步，在所述Μ頂电容上方形成有第二层间介电层，在所述第二层间介电层上 还形成有第二Μ頂电容，所述第二Μ頂电容包括：包括位于所述第二层间介电层上的所述第 二Μ頂电容的下极板，位于所述第二Μ頂电容的下极板上方的第二Μ頂电容介质层以及所 述第二Μ頂电容的上极板。 进一步，所述Μ頂电容的上极板与所述第二Μ頂电容的下极板通过位于所述第二 层间介电层内的若干接触孔电连接。 进一步，所述M0S电容的下极板、所述PIP电容的上极板、所述Μ頂电容的下极板 和所述第二ΜΙΜ电容的上极板电连接；所述第一多晶娃层、所述ΜΙΜ电容的上极板和所述第 二Μ頂电容的下极板电连接。 本专利技术实施例二提供一种如实施例一中所述的叠加电容的制作方法，包括步骤： 提供半导体衬底，在所述半导体衬底上制作M0S电容； 以所述M0S电容的上极板作为PIP电容的下极板，在所述M0S电容上形成PIP电 容介质层，在所述PIP电容介质层上形成第二多晶硅层，刻蚀所述PIP电容介质层和第二多 晶硅层，以形成PIP电容； 在所述PIP电容和所述M0S电容之上形成第一层间介电层，在所述第一层间介电 层上形成Μ頂电容的下极板，在所述Μ頂电容的下极板上形成Μ頂电容介质层，在所述Μ頂 电容介质层上构图形成Μ頂电容的上极板。 进一步，在形成所述Μ頂电容后还包括： 在所述Μ頂电容上方形成有第二层间介电层，在所述第二层间介电层内形成若干 接触孔，在所述第二层间介电层上形成第二Μ頂电容的下极板，在所述第二Μ頂电容的下极 板上方形成所述第二Μ頂电容介质层以及所述第二Μ頂电容的上极板。 进一步，所述在所述半导体衬底上制作M0S电容，具体为： 步骤一、对所述半导体衬底进行离子注入，形成阱区，所述阱区用作M0S电容的下 极板； 步骤二、在所述半导体衬底中形成隔离结构； 步骤三、在所述半导体衬底的器件区上方形成栅极介电层； 步骤四、在所述栅极介电层上形成第一多晶硅层； 步骤五、刻蚀所述第一多晶硅层，以用作上极板，形成M0S电容； 步骤六、在所述阱区内形成阱接触。 综上所述，根据本专利技术的叠加电容，其具有更大的单位电容，不但可以节约开发成 本，而且完全和现有工艺平台兼容。【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本发 明的实施例及其描述，用来解释本专利技术的原理。 附图中： 图1为本专利技术实施例一中叠加电容的剖面示意图； 图2为本专利技术实施例一中的叠加电容带有保护二极管的电路等效图； 图3为本专利技术实施例一中叠加电容的CV测试曲线； 图4为本专利技术实施例一中叠加电容的BV测试曲线； 图5为本专利技术实施例二中方法依次实施步骤的流程图。【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进 行描述。 应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种叠加电容，其特征在于，包括以层叠形式相互并联的一个MOS电容、一个PIP电容和至少一个MIM电容，所述MOS电容包括：半导体衬底，在所述半导体衬底内形成有阱区用作所述MOS电容的下极板，所述半导体衬底上形成有栅极介电层，在所述栅极介电层上形成有第一多晶硅层，所述第一多晶硅层用作所述MOS电容的上极板；所述PIP电容包括:所述第一多晶硅层也用作所述PIP电容的下极板，形成于所述第一多晶硅层上的PIP电容介质层，在所述PIP电容介质层的上方形成有第二多晶硅层，用作所述PIP电容的上极板；在所述PIP电容和所述MOS电容上形成有第一层间介电层，在所述第一层间介电层上形成有所述MIM电容，该MIM电容包括位于所述第一层间介电层上的所述MIM电容的下极板，位于所述MIM电容的下极板上方的MIM电容介质层以及所述MIM电容的上极板。

【技术特征摘要】

【专利技术属性】
技术研发人员：高永亮，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：江苏;32