用于半导体装置的堆叠件及其形成方法制造方法及图纸

公开了用于半导体装置的堆叠件和用于形成所述堆叠件的方法。所述堆叠件包括：多个牺牲层，每个牺牲层包括第一晶格参数；至少一个沟道层，包括与第一晶格参数不同的第二晶格参数，每个沟道层设置在两个牺牲层之间并与所述两个牺牲层接触。堆叠件形成在下层上，牺牲层与下层接触。下层包括第三晶格参数，所述第三晶格参数与在所述多个牺牲层和所述至少一个沟道层被允许连贯地弛豫时所述多个牺牲层和所述至少一个沟道层将具有的晶格参数基本上相匹配。

【技术实现步骤摘要】
本专利申请要求于2015年8月3日提交的第62/200,335号美国临时专利申请以及于2016年3月30日提交的第15/086,015号美国非临时专利申请的优先权权益，上述申请的公开内容通过引用全部包含于此。
本公开涉及半导体装置。更具体地，本公开涉及一种形成在下层上的纳米线和/或纳米片的堆叠件，所述下层具有与在纳米片和/或纳米线的堆叠件被允许连贯地弛豫时堆叠件将具有的晶格参数基本上相匹配的晶格参数。
技术介绍
发生应变了的半导体材料可以在诸如场效应晶体管(FET)的半导体装置中提供改善的电流传输特性。在FET的沟道中的压应变可以提供对于p沟道FET的提高的空穴迁移率，而在FET的沟道中的拉应变可以提供对于n沟道FET的提高的电子迁移率。
技术实现思路
示例性实施例提供了一种用于半导体装置的堆叠件，所述堆叠件包括：多个牺牲层，每个牺牲层包括第一晶格参数；至少一个沟道层，包括与第一晶格参数不同的第二晶格参数，每个沟道层设置在两个牺牲层之间并与所述两个牺牲层接触；下层，所述多个牺牲层和所述至少一个沟道层设置在其上，牺牲层与下层接触，下层包括第三晶格参数，所述第三晶格参数与在所述多个牺牲层和所述至少一个沟道层被允许连贯地弛豫时所述多个牺牲层和所述至少一个沟道层将具有的晶格参数基本上相匹配。除了存在于下层中的缺陷向着所述堆叠件中的任何扩展，下层在所述多个牺牲层和所述至少一个沟道层中基本不产生任何缺陷。另一示例性实施例提供了一种用于半导体装置的堆叠件，所述堆叠件包括：多个牺牲层，每个牺牲层包括第一晶格参数、第一端、第二端和截面区域，该截面区域在与每个牺牲层的第一端与第二端之间的方向基本垂直的方向上被定位，每个牺牲层的截面区域包括第一厚度和与第一厚度基本垂直的第一宽度，每个牺牲层的第一厚度小于牺牲层材料的亚稳临界厚度；至少一个沟道层，包括第二晶格参数、第一端、第二端和截面区域，该截面区域在与所述至少一个沟道层的第一端与第二端之间的方向基本垂直的方向上被定位，第二晶格参数不同于第一晶格参数，每个沟道层设置在两个牺牲层之间并与所述两个牺牲层接触，每个沟道层的截面区域包括第二厚度和与第二厚度基本垂直的第二宽度，每个沟道层的第二厚度小于沟道层材料的亚稳临界厚度；下层，所述多个牺牲层和所述至少一个沟道层设置在其上，牺牲层与下层接触，除了先于堆叠件的沉积而存在于下层中的缺陷的任何扩展，下层在所述多个牺牲层和所述至少一个沟道层中基本不产生任何缺陷。又一示例性实施例提供了一种形成用于半导体装置的堆叠件的方法，所述方法包括：提供下层；在下层上形成多个牺牲层和至少一个沟道层的堆叠件，牺牲层与下层接触，每个牺牲层包括第一晶格参数，所述至少一个沟道层包括与第一晶格参数不同的第二晶格参数，每个沟道层设置在两个牺牲层之间并与所述两个牺牲层接触，下层包括第三晶格参数，所述第三晶格参数与在所述多个牺牲层和所述至少一个沟道层被允许连贯地弛豫时所述多个牺牲层和所述至少一个沟道层将具有的晶格参数基本上相匹配。附图说明在接下来的部分中，将参照在附图中示出的示例性实施例来描述在这里公开的主题的方面，在附图中：图1A-图1D分别描绘了根据在这里公开的主题的在由图2的方法所描述的选择的形成阶段时的应变沟道纳米片的示例性堆叠件；图2描绘了根据在这里公开的主题的在纳米片中基本不包括堆叠产生的缺陷的形成应变沟道纳米片的堆叠件的示例性方法的流程图；图3描绘了电子装置，所述电子装置包括一个或更多个集成电路(芯片)，所述集成电路(芯片)包括根据在这里公开的示例性实施例形成的纳米线和/或纳米片的一个或更多个堆叠件；以及图4描绘了存储器系统，所述存储器系统可以包括一个或更多个集成电路(芯片)，所述集成电路(芯片)包含根据在这里公开的示例性实施例形成的纳米线和/或纳米片的一个或更多个堆叠件。具体实施方式在这里公开的主题涉及形成在下层上的纳米线和/或纳米片的堆叠件，下层具有与在纳米片和/或纳米线的堆叠件被允许连贯地弛豫(relaxcoherently)时堆叠件将具有的晶格参数基本上相匹配的晶格参数。如在这里使用的，短语“与……基本上相匹配”通常意指大约0.2％或更少的晶格参数失配，并且在一些实施例中短语“与……基本上相匹配”可以意指大约0.5％或更少的晶格参数失配。如在这里使用的，术语“失配”意指下层晶格参数与在堆叠件被允许连贯地弛豫时堆叠件将具有的晶格参数之间的晶格参数失配。下层的作用不是直接使堆叠件的层产生应变，因为在堆叠件中产生的应变主要是由堆叠件本身(即，堆叠件的牺牲层与沟道层)而非由堆叠件的下层来决定的。下层的一个功能可以是通过在堆叠件中引入新的缺陷来抑制堆叠件塑性弛豫。在接下来的详细描述中，为了提供本公开的全面理解而阐述了大量的具体细节。然而本领域技术人员将理解的是，可以不用这些具体细节来实践公开的方面。在其他情况下，为了不使在这里公开的主题不清楚，没有具体描述公知的方法、步骤、组件和电路。贯穿本说明书，对“一个实施例”或“实施例”的参考意指结合实施例描述的具体特征、结构或特性包括在这里公开的至少一个实施例中。因此，贯穿本说明书，出现在各处的短语“在一个实施例中”或“在实施例中”或“根据一个实施例”(或者具有相似意思的其他短语)不需全部指同一个实施例。如在这里使用的，词语“示例性”意指“用作示例、情况或图例”。在这里描述为“示例性”的任何实施例不被解释为必然比其他实施例优选或优越。此外，具体的特征、结构或特性可以在一个或更多个实施例中以任何合适的方式结合。此外，根据在这里讨论的上下文，单数术语可以包括对应的复数形式，并且复数术语可以包括对应的单数形式。还要注意的是在这里示出和讨论的各种图(包括组件图)仅是为了说明性的目的，而未按比例绘制。同样地，各种波形图和时序图仅是为了说明性的目的。如在这里使用的，术语“第一”、“第二”等被用作它们后面的名词的标记，而不暗指任何类型的排序(例如，空间的、时间的、逻辑的等)，除非明确地如此定义。此外，可以跨越两个或更多个附图来使用相同的附图标记，以表示具有相同或相似功能性的部件、组件、块、电路、单元或模块。然而这样的用法仅是为了说明的简洁性和便于讨论；它不暗指遍及全部实施例这样的组件或单元的结构或构造细节是相同的，或者这样的普遍参照的部分/模块是实施在这里公开的具体实施例的教导的唯一方法。在这里公开的主题涉及装置，诸如但不限于场效应晶体管(FET)，所述装置包含纳米线(NW)的一个或更多个堆叠件和/或纳米片(NS)的一个或更多堆叠件。如在这里使用的，术语“纳米线”意指导电结构，该导电结构具有这样的截面区域：其与通过纳米线的电流传输方向基本垂直，并且其中直角截面尺寸相似且小。例如，纳米线可以包括具有其中直角截面尺寸可以在从几纳米到大约20nm的范围的截面区域的导电结构。此外如在这里使用的，术语“纳米片”意指导电结构，该导电结构具有这样的截面区域：其与通过纳米片的电流传输方向基本垂直，并且其中一个直角截面尺寸与另一尺寸相比明显较小。例如，纳米片可以包括具有其中一个直角截面尺寸在从几纳米到大约20nm的范围而另一直角截面尺寸在从大约15nm到大约70nm的范围的本文档来自技高网...

【技术保护点】
一种用于半导体装置的堆叠件，所述堆叠件包括：多个牺牲层，每个牺牲层包括第一晶格参数；至少一个沟道层，包括与第一晶格参数不同的第二晶格参数，每个沟道层设置在两个牺牲层之间并与所述两个牺牲层接触；以及下层，所述多个牺牲层和所述至少一个沟道层设置在其上，牺牲层与下层接触，下层包括第三晶格参数，所述第三晶格参数与在所述多个牺牲层和所述至少一个沟道层被允许连贯地弛豫时所述多个牺牲层和所述至少一个沟道层将具有的晶格参数基本上相匹配。

【技术特征摘要】
2015.08.03 US 62/200,335;2016.03.30 US 15/086,0151.一种用于半导体装置的堆叠件，所述堆叠件包括：多个牺牲层，每个牺牲层包括第一晶格参数；至少一个沟道层，包括与第一晶格参数不同的第二晶格参数，每个沟道层设置在两个牺牲层之间并与所述两个牺牲层接触；以及下层，所述多个牺牲层和所述至少一个沟道层设置在其上，牺牲层与下层接触，下层包括第三晶格参数，所述第三晶格参数与在所述多个牺牲层和所述至少一个沟道层被允许连贯地弛豫时所述多个牺牲层和所述至少一个沟道层将具有的晶格参数基本上相匹配。2.根据权利要求1所述的用于半导体装置的堆叠件，其中，除了存在于下层中的缺陷向着所述堆叠件中的任何扩展，下层在所述多个牺牲层和所述至少一个沟道层中基本上不产生任何缺陷。3.根据权利要求1所述的用于半导体装置的堆叠件，其中，所述至少一个沟道层包括第一端和第二端，所述堆叠件还包括设置在所述至少一个沟道层的第一端和第二端中的每端处并与所述至少一个沟道层的第一端和第二端中的每端接触的源/漏结构。4.根据权利要求1所述的用于半导体装置的堆叠件，其中，第一晶格参数大于第二晶格参数。5.根据权利要求1所述的用于半导体装置的堆叠件，其中，第一晶格参数小于第二晶格参数。6.根据权利要求1所述的用于半导体装置的堆叠件，其中，每个牺牲层包括第一端、第二端和第一厚度，第一厚度与牺牲层的第一端与第二端之间的方向基本垂直，每个牺牲层的第一厚度小于牺牲层材料的亚稳临界厚度，其中，每个沟道层包括第一端、第二端和第二厚度，第二厚度与沟道层的第一端与第二端之间的方向基本垂直，每个沟道层的第二厚度小于沟道层材料的亚稳临界厚度。7.根据权利要求6所述的用于半导体装置的堆叠件，其中，所述多个牺牲层中的至少一个牺牲层的第一端与第二端之间的第一距离小于所述至少一个沟道层的第一端与第二端之间的第二距离。8.根据权利要求1所述的用于半导体装置的堆叠件，其中，所述多个牺
\t牲层包括至少一个纳米片，其中，所述至少一个沟道层包括至少一个纳米片。9.根据权利要求1所述的用于半导体装置的堆叠件，其中，所述多个牺牲层包括至少一个纳米线，其中，所述至少一个沟道层包括至少一个纳米线。10.一种用于半导体装置的堆叠件，所述堆叠件包括：多个牺牲层，每个牺牲层包括第一晶格参数、第一端、第二端和截面区域，该截面区域在与每个牺牲层的第一端与第二端之间的方向基本垂直的方向上被定位，每个牺牲层的截面区域包括第一厚度和与第一厚度基本垂直的第一宽度，每个牺牲层的第一厚度小于牺牲层材料的亚稳临界厚度；至少一个沟道层，包括第二晶格参数、第一端、第二端...

【专利技术属性】
技术研发人员：乔治·A·凯特尔，咖尼时·海德，罗伯特·C·鲍恩，马克·S·罗德尔，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR