隔离型LDMOS结构及其制造方法技术

本发明专利技术提供一种隔离型LDMOS结构及其制造方法，包括集成在同一P型衬底基片上的隔离槽结构和LDMOS结构；隔离槽结构位于P型衬底及其上方的N型外延层内、LDMOS结构的第二P型重掺杂区和第一P型扩散阱区之间，隔离槽结构包括至少一个槽、槽内部的填充介质、第一P区、第一氧化层，槽上表面为LDMOS的第三氧化层；本发明专利技术通过在部分衬底注入与衬底材料掺杂类型相同的半导体杂质的方式，使得形成的隔离槽底部有一个P型区，改变靠近源端的电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，进一步优化了比导通电阻与击穿电压关系，外延形成的N型外延层浓度分布均匀性更优。

【技术实现步骤摘要】

本专利技术属于半导体
，具体涉及一种隔离型LDMOS结构及其制造方法。
技术介绍
LDMOS(LateralDouble-DiffusedMOSFET)是一种常用的半导体器件，具有高功率增益、高效率及低成本等优点，在半导体技术中使用相当广泛。为提高LDMOS击穿电压，增大输出功率，通常采用增加漂移区长度和降低漂移区掺杂浓度的方法，这将导致器件比导通电阻增加，增大功耗。自RESURF技术和槽隔离技术提出以来，Single-RESURFLDMOS、DoubleRESURFLDMOS、TripleRESURFLDMOS、MultipleRESURFLDMOS、3DRESURFLDMOS、SJLDMOS等改进结构对降低比导通电阻有显著的效果。然而此类结构并不能完全改善器件体内的电场分布问题，仍然存在器件耐压与导通电阻之间矛盾的问题。
技术实现思路
本专利技术针对LDMOS击穿电压与比导通电阻的矛盾关系，提出了一种隔离型LDMOS结构及其制造方法。为实现上述专利技术目的，本专利技术技术方案如下：一种隔离型LDMOS结构，包括集成在同一P型衬底基片上的隔离槽结构和LDMOS结构；所述隔离槽结构位于P型衬底及其上方的N型外延层内、LDMOS结构的第二P型重掺杂区和第一P型扩散阱区之间，隔离槽结构包括至少一个槽、槽内部的填充介质、槽底部的第一P区、槽边缘的第一氧化层，所述第一氧化层用于隔离槽内部的填充介质与槽外部的半导体硅材料，槽上表面为LDMOS的第三氧化层。作为优选方式，所述LDMOS结构是Single-RESURFLDMOS、DoubleRESURFLDMOS、TripleRESURFLDMOS、MultipleRESURFLDMOS、3DRESURFLDMOS、SJLDMOS其中的一种。作为优选方式，所述LDMOS结构包括P型衬底、N型外延层、第一P型扩散阱区、第二P型扩散阱区、第二P区、第一P型重掺杂区、第二P型重掺杂区、第一N型重掺杂区、第二N型重掺杂区、第二氧化层、第三氧化层、栅极、源极、漏极、衬底电极、体区电极；所述N型外延层、第二P型扩散阱区位于P型衬底上方并分别在隔离槽结构的两侧，所述第一P型扩散阱区、第二P区、第二N型重掺杂区都位于N型外延层内且其上表面都与N型外延层的上表面平齐，第二P区位于P型扩散阱区和第二N型重掺杂区之间，所述第一P型重掺杂区、第一N型重掺杂区位于第一P型扩散阱区内且其上表面都与P型扩散阱区上表面平齐；所述第二P型重掺杂区位于第二P型扩散阱区内且其上表面与第二P型扩散阱区上表面平齐，所述第三氧化层位于第一P型扩散阱区和第二N型重掺杂区之间并覆盖N型外延层、第二P区的表面，所述第二氧化层位于第一N型重掺杂区和第三氧化层之间并覆盖第一P型扩散阱区的表面，所述栅极位于第二氧化层上表面，所述源极连接第一N型重掺杂区电位，所述漏极连接第二N型重掺杂区电位，所述衬底电极连接第二P型重掺杂区电位，所述体区电极连接第一P型重掺杂区电位。作为优选方式，所述槽的深度大于N型外延层的厚度。作为优选方式，所述槽的深度大于N型外延层的厚度1μm～3μm。这样能更好的进行隔离，减小衬底漏电，改善靠近源区的电场。作为优选方式，所述槽底部注入P型杂质的剂量大于1012cm-2。这样能更好的进行隔离，减小衬底漏电，改善靠近源区的电场。作为优选方式，所述槽的形状是条形、梯形、倒梯形、阶梯形其中的一种或多种。作为优选方式，第一P区的横向长度和P型衬底的横向长度相同。这样能阻挡外延层向P型衬底的反向扩散。作为优选方式，所述器件中各掺杂类型相应变为相反的掺杂类型，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。为实现上述专利技术目的，本专利技术还提供一种上述隔离型LDMOS结构的制造方法，包括以下步骤：步骤1：采用P型硅片作为衬底；步骤2：在衬底部分表面注入P型杂质形成第一P区，或者第一P区在形成隔离槽、槽侧壁及底部氧化之后，填充槽介质之前注入形成；步骤3：外延形成N型外延层；步骤4：形成隔离槽、槽侧壁及底部氧化；步骤5：填充槽介质；步骤6：LDMOS制造流程。本专利技术针对LDMOS击穿电压与比导通电阻的矛盾关系，提出了一种隔离型LDMOS结构及其制造方法。通过在部分衬底注入与衬底材料掺杂类型相同的半导体杂质的方式，使得形成的隔离槽底部有一个P型区，改变靠近源端的电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，进一步优化了比导通电阻与击穿电压关系。解决源端表面提前击穿问题，进一步提高击穿电压。同时，外延形成的N型外延层浓度分布均匀性更优。本专利技术的有益效果为：1、本专利技术一种隔离型LDMOS结构在隔离槽底部形成有与衬底掺杂类型相同的半导体材料类型的区域，辅助漂移区耗尽，降低靠近源端的表面电场，防止靠近源端表面提前击穿，且与传统槽隔离LDMOS结构相比，刻槽深度更浅，工艺实施难度降低和成本减小；2、本专利技术一种隔离型LDMOS结构的隔离槽可以防止高压集成电路器件间相互串扰，底部注入与衬底掺杂类型相同的半导体材料降低衬底漏电。3、本专利技术一种隔离型LDMOS结构的隔离槽可以与不同结构的LDMOS集成，进一步优化击穿电压与比导通电阻的关系。4、本专利技术一种隔离型LDMOS结构的隔离槽在靠近LDMOS结构一侧侧壁斜注注入N型杂质，可以优化阱区靠近槽边界处浓度，提高耐压。附图说明图1为本专利技术提供的一种隔离型LDMOS结构示意图。图2为本专利技术实施例的工艺仿真示意图。图3(1)～图3(6)为本专利技术实施例提供的一种隔离型LDMOS结构的制造方法的工艺流程示意图。图4(1)～图4(6)为图3器件制造过程中对应的工艺仿真图。图5为槽2的各种形状示意图。图6为LDMOS结构一侧的侧壁通过斜注注入N型杂质的示意图。其中，1为第一P区，2为槽，3为第一氧化层、4为第二P区、5为P型衬底、6为N型外延层、7为第一P型扩散阱区、8为第一P型重掺杂区、9为第一N型重掺杂区、10为第二N型重掺杂区、11为第二P型重掺杂区、12为第二氧化层、13为栅极、14为第三氧化层、15为源极、16为漏极、17为衬底电极，18为第二P型扩散阱区，19为体区电极，20为斜注N型杂质区。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。一种隔离型LDMOS结构，包括集成在同一P型衬底5基片上的隔离槽结构和LDMOS结构；所述隔离槽结构位于P型衬底5及其上方的N型外延层6内、LDMOS结构的第二P型重掺杂区11和第一P型扩散阱区7之间，隔离槽结构包括至少一个槽2、槽2内部的填充介质、槽2底部的第一P区1、槽2边缘的第一氧化层3，所述第一氧化层3用于隔离槽2内部的填充介质与槽2外部的半导体硅材料，槽2上表面为LDMOS的第三氧化层14。所述LDMOS结构是Single-RESURFLDMOS、DoubleRESURFLDMOS、TripleRESURFLDMOS、MultipleRESURFLDMOS、3DRESURFLDMOS、SJLDMOS其中的本文档来自技高网...

【技术保护点】
一种隔离型LDMOS结构，其特征在于：包括集成在同一P型衬底(5)基片上的隔离槽结构和LDMOS结构；所述隔离槽结构位于P型衬底(5)及其上方的N型外延层(6)内、LDMOS结构的第二P型重掺杂区(11)和第一P型扩散阱区(7)之间，隔离槽结构包括至少一个槽(2)、槽(2)内部的填充介质、槽(2)底部的第一P区(1)、槽(2)边缘的第一氧化层(3)，所述第一氧化层(3)用于隔离槽(2)内部的填充介质与槽(2)外部的半导体硅材料，槽(2)上表面为LDMOS的第三氧化层(14)。

【技术特征摘要】
1.一种隔离型LDMOS结构，其特征在于：包括集成在同一P型衬底(5)基片上的隔离槽结构和LDMOS结构；所述隔离槽结构位于P型衬底(5)及其上方的N型外延层(6)内、LDMOS结构的第二P型重掺杂区(11)和第一P型扩散阱区(7)之间，隔离槽结构包括至少一个槽(2)、槽(2)内部的填充介质、槽(2)底部的第一P区(1)、槽(2)边缘的第一氧化层(3)，所述第一氧化层(3)用于隔离槽(2)内部的填充介质与槽(2)外部的半导体硅材料，槽(2)上表面为LDMOS的第三氧化层(14)。2.根据权利要求1所述的隔离型LDMOS结构，其特征在于：所述LDMOS结构是Single-RESURFLDMOS、DoubleRESURFLDMOS、TripleRESURFLDMOS、MultipleRESURFLDMOS、3DRESURFLDMOS、SJLDMOS其中的一种。3.根据权利要求2所述的隔离型LDMOS结构，其特征在于：所述LDMOS结构包括P型衬底(5)、N型外延层(6)、第一P型扩散阱区(7)、第二P型扩散阱区(18)、第二P区(4)、第一P型重掺杂区(8)、第二P型重掺杂区(11)、第一N型重掺杂区(9)、第二N型重掺杂区(10)、第二氧化层(12)、第三氧化层(14)、栅极(13)、源极(15)、漏极(16)、衬底电极(17)、体区电极(19)；所述N型外延层(6)、第二P型扩散阱区(18)位于P型衬底(5)上方并分别在隔离槽结构的两侧，所述第一P型扩散阱区(7)、第二P区(4)、第二N型重掺杂区(10)都位于N型外延层(6)内且其上表面都与N型外延层(6)的上表面平齐，第二P区(4)位于P型扩散阱区(7)和第二N型重掺杂区(10)之间，所述第一P型重掺杂区(8)、第一N型重掺杂区(9)位于第一P型扩散阱区(7)内且其上表面都与P型扩散阱区(7)上表面平齐；所述第二P型重掺杂区(11)位于第二P型扩散...

【专利技术属性】
技术研发人员：乔明，方冬，程诗康，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51