用于FINFET架构的用固态扩散源掺杂的隔离阱制造技术

沿非平面半导体鳍状物结构的一部分形成杂质源膜。所述杂质源膜可以用作杂质来源，所述杂质在从源膜扩散到所述半导体鳍状物中之后变得具有电活性。在一个实施例中，杂质源膜被设置为与设置在鳍状物的有源区与衬底之间的子鳍状物区的一部分的侧壁表面相邻，并且比所述有源区更接近所述衬底。在其它实施例中，所述杂质源膜可以提供掺杂剂的源，所述掺杂剂使所述子鳍状物区相对于所述衬底的区域被互补掺杂，以形成P/N结，所述P/N结是将有源鳍状物区与所述衬底的区域电隔离的隔离结构的至少一部分。

Isolated wells doped with a solid diffusion source for FINFET architectures

The formation of impurity source film along a portion of non planar semiconductor fin structure. The impurity source film can be used as a source of impurities, the impurities become electrically active after film diffusion from the source to the semiconductor fin. In one embodiment, the impurity source film are provided as part of the side wall surface area between adjacent sub fin fin arranged in the active region and the substrate, and closer to the substrate than the active region. In other embodiments, the impurity source membrane can provide a dopant source, the dopant to the sub fin zone relative to the area of the substrate is doped to form a complementary, P/N node, the P/N node is at least a portion of the isolation structure of regional isolation zone and the active fin the substrate of the.

【技术实现步骤摘要】
用于FINFET架构的用固态扩散源掺杂的隔离阱本申请为分案申请，其原申请是于2016年2月25日(国际申请日为2013年9月25日)向中国专利局提交的专利申请，申请号为201380079126.6，专利技术名称为“用于FINFET架构的用固态扩散源掺杂的隔离阱”。
本专利技术的实施例总体上涉及集成电路(IC)，并且更具体而言涉及FinFET的阱杂质掺杂。
技术介绍
单片IC一般包括若干晶体管，例如制造于平面衬底(例如硅晶片)之上的金属氧化物半导体场效应晶体管(MOSFET)。片上系统(SoC)架构在模拟和数字电路两者中都使用了晶体管。高速模拟和数字电路的单片集成可能存在问题，其部分原因在于数字开关可能引发衬底噪声，所述噪声可能限制模拟电路的精确度和线性度。因此，较高的衬底隔离度对于SoC性能的提高是有利的。图1A示出了可以用于测量第一端口(端口1)与第二端口(端口2)之间的衬底隔离度的单片器件结构101的布置。一般地，将信号S1施加到端口1，并在端口2测量对应的噪声信号S2的强度，其中，隔离度被定义为两个信号强度的比率(S2/S1)。可以提供诸如保护环110的保护环结构以及诸如深阱1本文档来自技高网...

【技术保护点】
一种结构，包括：鳍状物，所述鳍状物包括硅并且包括位于第二区域之上的第一区域；栅极叠置体，所述栅极叠置体与所述第一区域的侧壁表面相邻，其中，所述栅极叠置体包括栅极电介质和栅极电极；源极和漏极；电介质层，所述电介质层与所述第二区域的侧壁表面相邻，其中，所述电介质层包括杂质，所述杂质还存在于所述第二区域内并且与导电类型相关联；以及隔离材料，所述隔离材料与所述电介质层相邻。

【技术特征摘要】
1.一种结构，包括：鳍状物，所述鳍状物包括硅并且包括位于第二区域之上的第一区域；栅极叠置体，所述栅极叠置体与所述第一区域的侧壁表面相邻，其中，所述栅极叠置体包括栅极电介质和栅极电极；源极和漏极；电介质层，所述电介质层与所述第二区域的侧壁表面相邻，其中，所述电介质层包括杂质，所述杂质还存在于所述第二区域内并且与导电类型相关联；以及隔离材料，所述隔离材料与所述电介质层相邻。2.根据权利要求1所述的结构，其中：所述电介质层包括磷掺杂的硅酸盐玻璃(PSG)；所述杂质是磷；并且所述鳍状物与PMOS晶体管相关联。3.根据权利要求1所述的结构，其中，所述电介质层与所述栅极电极或栅极电介质的至少其中之一接触。4.根据权利要求1所述的结构，其中：所述第一区域具有小于20nm的横向宽度；所述鳍状物具有介于20nm与150nm之间的垂直高度；并且所述电介质层具有如正交于所述侧壁表面所测量到的介于1nm与5nm之间的厚度。5.根据权利要求1所述的结构，其中，所述电介质层具有大体上共形的厚度。6.根据权利要求1所述的结构，还包括第二鳍状物，其中：所述第二鳍状物包括上层区域和下层区域；第二栅极叠置体与所述上层区域的侧壁表面相邻；并且第二源极和第二漏极耦合到所述上层区域；第二电介质层与所述下层区域的侧壁表面相邻，其中，所述第二电介质层包括第二杂质，所述第二杂质还存在于所述下层区域内并且与第二互补导电类型相关联；并且所述隔离材料将所述第一电介质层与所述第二电介质层分隔开。7.根据权利要求6所述的结构，其中，所述隔离材料包括多个电介质层，所述多个电介质层包括氮化硅层，所述氮化硅层与所述第一电介质层和所述第二电介质层相邻。8.根据权利要求6所述的结构，其中：所述第一电介质层包括磷掺杂的硅酸盐玻璃(PSG)；所述鳍状物与PMOS晶体管相关联；所述第二电介质层包括硼掺杂的硅酸盐玻璃(BSG)；并且所述第二鳍状物与NMOS晶体管相关联。9.根据权利要求8所述的结构，其中：所述第一电介质层和所述第二电介质层形成了与所述鳍状物的所述第二区域或所述第二鳍状物的下层区域中的至少一个区域的侧壁表面相邻的层的叠置体。10.根据权利要求9所述的结构，其中，所述层的叠置体还包括位于所述第一电介质层与所述第二电介质层之间的氮化硅层。11.根据权利要求6所述的结构，其中，所述第一区域包括浓度在10e17cm-3与10e19cm-3之间的所述第一杂质。12.根据权力要求11所述的结构，其中，所述下层区域包括浓度在10e17cm-3与10e19cm-3之间的所述第二杂质。13.根据权力要求1所述的结构，其中，包括所述杂质的所述电介质层在与第二区域的所述侧壁表面相交的衬底表面之上延...

【专利技术属性】
技术研发人员：W·M·哈菲兹，CH·简，JY·D·叶，张旭佑，N·迪亚斯，C·穆纳辛哈，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US