使用三层金属互连的闪存架构制造技术

本发明专利技术揭示一种内存字线译码器，包括多个与总ｘ－译码器电连接的预译码地址线。次ｘ－译码器与总ｘ－译码器电连接，用以接收从总ｘ－译码器来的电控制信号。内存区段与次ｘ－译码器电连接。总ｘ－译码器选择性地控制次ｘ－译码器以选择于内存区段中的多个字线。垂直ｘ－译码器与总ｘ－译码器和次ｘ－译码器电连接。垂直ｘ－译码器于操作期间通过总ｘ－译码器而用来选择预定的字线。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种非依电性内存装置，尤其涉及一种译码于快闪电子可擦除可编程只读存储器(EEPROM)装置的字线的方法及系统。于快闪EEPROM装置中，电子经由已知的位于浮置栅电极和下层基板之间的如隧道氧化层的薄电介层传送到浮置栅电极。一般而言，由沟道热电子(CHE)注入或佛勒诺德汉(Fowler-Nordhein)穿隧而施行电子传送。于该二种电子传送机构中，由控制栅电极而将电压耦接到浮置栅电极。控制栅电极电容性地耦接到浮置栅电极，而使得施加到控制栅电极的电压耦接到浮置栅电极。于一种型式的装置中，控制栅电极为设于浮置栅电极上层并由电介质层于此隔离的多晶硅栅电极。于另一种形式的装置中，浮置栅电极是于半导体积板上的掺杂区。闪存装置由快闪晶体管的列和行所形成，每个晶体管称的为存储单元(cell)。字线译码器提供操作电压至内存装置的各区段(sector)晶体管的行，并一般用于区段中各晶体管的栅连接。位线译码器提供操作电压至晶体管的列，而一般连接至于各列中晶体管的漏极。一般而言，晶体管的源极耦接至共享源极线，并由源极线控制器所控制。一般由施加预定的电压至控制栅、第二预定的电压至漏极，和源极接地，而程序规划存储单元。此将引起沟道热电子从漏极空泛区注入到浮置栅。一般由施加预定的电压至控制栅、第二预定的电压至连接到漏极的位线，源极接地，然后感测位线电流，而读取存储单元。若存储单元被编程和门限电压(threshold voltage)为相对高，则位线电流将为0或相对低。若存储单元未被程序规划或已擦除了，则门限电压将相对低，控制栅电压将增强沟道和位线电流为相对高。于闪存装置中有几种方法可擦除存储单元。于一种配置中，由施加预定的电压至源极、控制栅接地和让漏极浮置，而擦除存储单元。此使得于程序规划期间注入到浮置栅的电子将由佛勒诺德汉(Fowler-Nordhein)穿隧而从浮置栅经由薄沟道氧化层而移送到源极。具译码架构的已知问题是，一个字线译码器，和有时是二个字线译码器，用来施行于各区段选择晶体管行的译码。这些先前技艺字线译码架构具有所有于字线译码器中位于各级的译码逻辑。像如此，于核心区中没有部分译码，而具有大的字线译码器大小。因为字线译码器的实体很大，则造成于硅基板的空间浪费，或须要增加内存装置大小的额外空间。已知的先前技艺内存字线译码器架构，使用二层的金属互接于内存装置中具有存储单元的字线译码器。由于晶体管的体积很小，则用来连接晶体管与译码器的金属线极难制造而没有经验上的产量损失。此是因为连接各种电极组件在一起的金属线沉积得非常近，而导致短路和噪声的问题。为了此目的，需要有一种改进译码内存字线的方法和系统的内存装置，此内存字线不须有太大的基板上物理空间，并且于制造期间不会增加产量损失。于操作期间，总x-译码器部分译码包含于预译码地址线中的信息，然后使用次x-译码器和垂直x-译码器完成选择预定字线于适当区段的译码操作。于闪存中的各总x-译码器包括至少一个总字线输出，至少一个第二总字线输出，和多个垂直地址输出。第一总字线输出和第二总字线输出与在位于诸区段的特定的行中个别次x-译码器电连接。总x-译码器的垂直地址输出与于诸区段的特定的行中的各垂直x-译码器电连接。各次x-译码器包括多个与总x-译码器和垂直x-译码器电连接的字线选择器电路，此垂直x-译码器与特定的区段相关联。尤其是，第一总字线输出、第二总字线输出和预定垂直字线输出与各分别的字线选择器电路电连接。字线选择器电路使用从总x-译码器和垂直x-译码器来的部分译码信息，以选择于区段中的预定字线。本专利技术相较于先前技艺字线译码方法和系统具有减少字线译码器架构75％大小的优点。于本专利技术的较佳实施例中，第一总字线输出和第二总字线输出沉积在闪存上作为第三金属层。如此技艺方面所知，一层或更多层的导电金属沉积在基板上，以彼此互连装置的电路组件，完成电流通路。此制程于半导体工业上一般称的为金属化。于本专利技术中，第一金属层和第二金属层用来互接闪存的各种组件。如前面所提出的，第三金属层用来互连总x-译码器的第一总字线输出和第二总字线输出，与各分别的于闪存中的次x-译码器。由表现可知先前技艺内存译码架构使用第一和第二金属层互连内存装置的各种组件，譬如连接字线译码器与各区段。于内存存储单元数组中，位线使用第一和第二金属互连层。因为本专利技术使用第一总字线输出和第二总字线输出作为部分译码器，则仅须有二条金属线用为对每区段的预定数字线。此允许于闪存的核心区域中第三金属层具有广分隔空间的金属线，于较佳实施例中至少有6μm，相对于先前技艺对每一字线要求金属线方法。于闪存中使用第三金属层而得到于制造过程中不会由于发生金属短路而造成产量损失的结果。于先前技艺的内存装置，将字线译码器与区段中各字线相连接的金属线，以大约0.7μm的距离分隔。从制造的立场来看，于此技艺方面的一般技术人员能够很容易清楚了解到，本专利技术较已有技艺方法具有优点为，于制造期间，不会因为用于字线译码器与于各区段中字线的连接金属线短路，而发生增加产量损失。由考虑本专利技术所表现较佳实施例的下列详细说明，配合参照附图，本专利技术的这些和其它特征和优点将变得更为清楚。图2显示的于附图说明图1中的较佳闪存的方块图。图3为本专利技术的较佳次x-译码器的电路简图。图4显示具有用于金属化的三层金属的基板。本专利技术的具体实施方式以下将参照特定附图，而提出本专利技术的实施例范例。于此技艺方面的技术人员将了解到于特定的配置上将可作各种的改变和修饰，而仍属于本专利技术的权利要求范围内。本专利技术可用于任何形式的内存装置，而本专利技术的较佳实施例设计系用于闪存。本专利技术亦可使用在闪存中存储单元的擦除和程序规划，使用佛勒诺德汉(F-N)和沟道热电子(CHE)注入的闪存装置。兹仅以举例方式指定所有的电子参数，而于各种不同的内存装置中，可修正使用其它的电子参数。例如，于较佳实施例中，供应电压(Vcc)考虑为3.3V，但能改变使用5V、1.8V或一些其它的供应电压。如此技艺中所知，若选用不同的供应电压，则将修正不同的操作位准，以适应不同的供应电压。图1显示并合本专利技术的实施例的较佳闪存10的一部分。闪存10包括多个储存信息的区段12；和于本专利技术的较佳实施例中，区段12分成为多个半区段14。当于传统的内存区段，各半区段14由制成闪存数组的快闪晶体管的列和行所构成。使用的特定晶体管数组能用几种已知于此技艺，举例而言，譬如NOR、DINOR、NAND和AND配置的晶体管配置构成。最好闪存10更包括多个预译码位置线Xo-Xn 16，此等预译码位置线Xo-Xn 16与至少一个总x-译码器18电连接。此外，闪存10包括至少一个次x-译码器20和至少一个垂直x-译码器22，其二者与于区段12的行中个别的总x-译码器18电连接。如所示，次x-译码器20和垂直x-译码器22位于闪存10的于区段12中各半区段14之间。于操作期间，总x-译码器18部分地译码包含于预译码位置线Xo-Xn 16的信息，然后使用预定的次x-译码器20和垂直x-译码器22完成于适当区段12选择预定字线的译码操作。如于此技艺方面所知，字线参照到包含于各区段12中于此晶体管数组中快闪晶体管的特定行。于本专利技术的较佳实施例中，于各区段12有512本文档来自技高网...

【技术保护点】
一种用于内存区段的内存字线译码器，包括：至少一个总ｘ－译码器，此总ｘ－译码器与多个预译码地址线电连接；至少一个次ｘ－译码器，与该总ｘ－译码器电连接，其中该总ｘ－译码器选择性地控制该次ｘ－译码器，反应于从该多个预译码地址线接收的信号， 致能于该内存区段中的多个字线；和垂直ｘ－译码器，与该总ｘ－译码器和该次ｘ－译码器电连接，其中该垂直ｘ－译码器用来于该内存区段选择预定的字线。

【技术特征摘要】
US 1999-8-23 09/379,4791.一种用于内存区段的内存字线译码器，包括至少一个总x-译码器，此总x-译码器与多个预译码地址线电连接；至少一个次x-译码器，与该总x-译码器电连接，其中该总x-译码器选择性地控制该次x-译码器，反应于从该多个预译码地址线接收的信号，致能于该内存区段中的多个字线；和垂直x-译码器，与该总x-译码器和该次x-译码器电连接，其中该垂直x-译码器用来于该内存区段选择预定的字线。2.如权利要求1的内存字线译码器，其中该总x-译码器和该次x-译码器之间的该电连接，包括至少一个总字线输出和至少一个第二总字线输出。3.如权利要求2的内存字线译码器，还包括个别的第一和第二互接层，分别电连接该总x-译码器与该垂直x-译码器，该垂直x-译码器与该次x-译码器，以及该次x-译码器与该内存区段；该内存字线译码器还包括第三金属互接层，该第三金属互接层包括该总字线输出和该第二总字线输出。4.如权利要求2的内存字线译码器，其中该总字线输出和该第二总字线输出彼此分隔至少6μm。5.如权利要求1的内存字线译码器，其中该次x-译码器包括多个字线选择器电路，各与于该内存区段中的个别字线电连接。6.如权利要求5的内存字线译码器，其中该字线选择器电路包括低门限n-沟道晶体管、p-沟道晶体管和n-沟道增强晶体管。7.一种用于内存区段的内存字线译码器，包括至少一个总x-译码器，此总x-译码器与多个预译码地址线电连接，其中该总x-译码器包括至少一个总字线输出、至少一个第二总字线输出和多个垂直地址输出；次x-译码器，与该第一总字线输出和该第二总字线输出电连接，用来致能于该内存区段中的多个字线；和垂直x-译码器，与该垂直地址输出和该次x-译码器电连接，用来选择于该内存区段中预定的字线...

【专利技术属性】
技术研发人员：科林S比尔，约拿森徐辰苏，瑞维P古特拉，
申请(专利权)人：斯班逊有限公司，
类型：发明
国别省市：US[美国]